FormularioElettronica dei Sistemi Digitali: definizioni, teoremi e formule delle note, in ordine di capitolo

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I. Fondamenti dei sistemi digitali

Segnali digitali, livelli logici e margini di rumore

Definizione (livelli logici di uscita e soglie di ingresso). In una porta reale i valori logici corrispondono a intervalli di tensione, non a valori esatti. Per l'uscita si definiscono

$V_{OL}$ : la tensione massima che l'uscita può avere quando rappresenta lo $0$ (uscita valida come $0$ se $V_{out}<V_{OL}$ );

$V_{OH}$ : la tensione minima quando rappresenta l' $1$ ( $V_{out}>V_{OH}$ ).

Per l'ingresso si definiscono

$V_{IL}$ : tensione massima interpretata come $0$ dalla porta che riceve ( $V_{in}<V_{IL}\Rightarrow0$ );

$V_{IH}$ : tensione minima interpretata come $1$ ( $V_{in}>V_{IH}\Rightarrow1$ ).

Gli intervalli di ingresso sono più ampi di quelli di uscita: $V_{OL}<V_{IL}<V_{IH}<V_{OH}$ . Fra $V_{IL}$ e $V_{IH}$ si trova la regione di transizione (non valida). I valori che separano le due rappresentazioni sono le soglie logiche.

Esempio. Una porta con $V_{OL} = 0{,}2\ \mathrm V$ , $V_{OH} = 2{,}3\ \mathrm V$ , $V_{IL} = 1{,}0\ \mathrm V$ e $V_{IH} = 1{,}5\ \mathrm V$ rispetta $V_{OL} < V_{IL} < V_{IH} < V_{OH}$ ; una tensione di $1{,}2\ \mathrm V$ cade nella regione di transizione.

Definizione (margini di rumore). Quando la porta A pilota la porta B, il segnale può essere disturbato; il disturbo massimo tollerabile senza errori è il margine di rumore: $NM_L=V_{IL}-V_{OL},\qquad NM_H=V_{OH}-V_{IH}.$

Esempio. Un'uscita garantisce $V_{OL}=0{,}2\ \mathrm V$ e $V_{OH}=2{,}3\ \mathrm V$ e l'ingresso della porta seguente legge $0$ sotto $V_{IL}=1{,}0\ \mathrm V$ e $1$ sopra $V_{IH}=1{,}5\ \mathrm V$ . Allora $NM_L=1{,}0-0{,}2=0{,}8\ \mathrm V$ e $NM_H=2{,}3-1{,}5=0{,}8\ \mathrm V$ : un disturbo di $0{,}7\ \mathrm V$ sovrapposto a un livello alto o basso non cambia il valore logico; uno di $0{,}9\ \mathrm V$ potrebbe farlo.

Definizione (caratteristica di trasferimento statica e soglie). La caratteristica di trasferimento statica (VTC, voltage transfer characteristic) è il grafico di $V_{out}$ in funzione di $V_{in}$ in condizioni stazionarie. Per un inverter (Invertitore CMOS - caratteristica di trasferimento statica) è decrescente: $V_{in}$ bassa $\Rightarrow$ $V_{out}$ alta e viceversa.

La tensione di soglia logica $V_M$ è il punto in cui $V_{out}=V_{in}$ (l'intersezione della VTC con la retta a $45^\circ$ ): $V_M=f(V_M)$ .

$V_{IL}$ e $V_{IH}$ sono i due punti in cui la pendenza (guadagno) vale $-1$ : tra di loro il guadagno in modulo è maggiore di $1$ (zona di transizione), fuori è minore di $1$ .

$V_{OH}$ e $V_{OL}$ sono le uscite corrispondenti agli ingressi estremi ( $V_{in}=0$ e $V_{in}=V_{DD}$ ); per l'inverter CMOS sono $V_{DD}$ e $0$ .

Esempio. Per l'inverter di riferimento con $V_{DD} = 2{,}5\ \mathrm V$ : $V_M \approx 1{,}26\ \mathrm V$ , $V_{IL} \approx 1{,}0\ \mathrm V$ e $V_{IH} \approx 1{,}5\ \mathrm V$ , con $V_{OL} = 0$ e $V_{OH} = V_{DD}$ .

Grafico interattivo: VTC di un inverter CMOS (V_DD = 2,5 V, Z_n = 3, Z_p = 11,5, tecnologia a 0,25 µm): V_out in funzione di V_in, tratto piatto a 2,5 V fino a circa 1 V, transizione ripida in V_M ≈ 1,26 V, poi 0 V

Definizione (porta rigenerativa). Una porta è rigenerativa se, applicando in ingresso un livello degradato (lontano dai valori nominali ma dalla parte giusta di $V_M$ ), l'uscita è più vicina al valore nominale: collegando in cascata più porte, i livelli si ripuliscono stadio dopo stadio. Condizione: la VTC ha pendenza (in modulo) maggiore di $1$ nella regione di transizione, e quindi guadagno minore di $1$ fuori di essa, dove i livelli vengono "schiacciati" verso i valori nominali.

Esempio numerico (inverter di riferimento del grafico, $V_{DD}=2{,}5\ \mathrm V$ ). Un ingresso $V_{in}=1{,}0\ \mathrm V$ è uno $0$ degradato (sotto $V_M\approx1{,}26\ \mathrm V$ ma lontano da $0\ \mathrm V$ ): la catena di inverter dà $2{,}30\ \mathrm V\to0\ \mathrm V\to2{,}5\ \mathrm V\to0\ \mathrm V$ . Un ingresso $V_{in}=1{,}6\ \mathrm V$ è un $1$ degradato, appena sopra $V_M$ : la catena dà $0{,}14\ \mathrm V\to2{,}5\ \mathrm V\to0\ \mathrm V\to2{,}5\ \mathrm V$ . Già dal secondo stadio i livelli sono quelli nominali, anche se il segnale di partenza era quasi a metà strada. I valori di $V_{IL},V_{IH}$ per questo inverter sono circa $1{,}0\ \mathrm V$ e $1{,}5\ \mathrm V$ , quindi i margini valgono circa $NM_L\approx1{,}0\ \mathrm V$ e $NM_H\approx1{,}0\ \mathrm V$ (con $V_{OL}=0$ e $V_{OH}=V_{DD}$ ).

Grafico interattivo: VTC di un inverter bilanciato (V_DD = 2,5 V, modello a λ = 0) con i punti a pendenza −1: V_IL = 1,04 V (uscita 2,29 V) e V_IH = 1,46 V (uscita 0,21 V); con V_OH = V_DD = 2,5 V e V_OL = 0 i margini sono NM_L = 1,04 − 0 = 1,04 V e NM_H = 2,5 − 1,46 = 1,04 V

Definizione (tempi di propagazione, di salita e di discesa). Altre figure di merito sono il consumo di potenza (energia assorbita per operazione) e i tempi di propagazione (Invertitore CMOS - ritardo di propagazione):

$t_{pHL}$ e $t_{pLH}$ si misurano dal $50\%$ dell'escursione dell'ingresso al $50\%$ di quella dell'uscita; l'etichetta indica la transizione dell'uscita (HL: alto $\to$ basso). In generale $t_{pHL}\ne t_{pLH}$ ; spesso si usa la media $t_p=\dfrac{t_{pHL}+t_{pLH}}2$ .

Tempi di salita e discesa $t_r$ e $t_f$ : variazione dell'uscita dal $10\%$ al $90\%$ (e viceversa).

Esempio. Con $t_{pHL} = 60\ \mathrm{ps}$ e $t_{pLH} = 80\ \mathrm{ps}$ : $t_p = \frac{60 + 80}{2} = 70\ \mathrm{ps}$ .

Rappresentazione dei numeri e dell'informazione

Definizione (numeri senza segno su N bit). Con $N$ bit $b_{N-1}\dots b_1b_0$ il valore è $\sum_{i=0}^{N-1}b_i2^i$ e l'intervallo rappresentabile è $0,\dots,2^N-1$ . Il bit $b_{N-1}$ è il più significativo (MSB), $b_0$ il meno significativo (LSB).

Esempio. Con $N = 8$ : $1101\,1010_2 = 128 + 64 + 16 + 8 + 2 = 218$ , nell'intervallo $0$ – $255$ .

Definizione (complemento a due). Nel complemento a due su $N$ bit il bit più significativo ha peso negativo: $v=-b_{N-1}2^{N-1}+\sum_{i=0}^{N-2}b_i2^i,\qquad-2^{N-1}\le v\le2^{N-1}-1.$

Esempio. Su $N = 8$ bit: $1111\,0011_2 = -128 + 64 + 32 + 16 + 2 + 1 = -13$ .

Proprietà (negazione, estensione di segno, sottrazione e overflow nel complemento a due).

Negare un numero: si invertono tutti i bit e si somma $1$ . $+13=0000\,1101$ ; invertendo $1111\,0010$ ; sommando $1$ : $1111\,0011=-13$ (controllo: $-128+64+32+16+2+1=-13$ ).

Estensione di segno: per passare da $N$ a $M>N$ bit si replica l'MSB: $-13$ su $4$ bit non esiste, $-3=1101_2$ su $4$ bit diventa $1111\,1101$ su $8$ .

Sottrazione $A-B=A+\overline B+1$ : è la riga A + (not B) + 1 dell'ALU di esempio (Blocchi logici di un microprocessore - ALU, bus e logica tri-state).

Overflow: il risultato esce dall'intervallo quando due operandi dello stesso segno danno un risultato di segno opposto (su $8$ bit: $100+50=150>127$ dà $1001\,0110=-106$ ).

Esempio. $+13 = 0000\,1101$ ; invertendo i bit si ha $1111\,0010$ e sommando $1$ si ottiene $1111\,0011 = -13$ .

Proprietà (conversione da binario a BCD, double dabble). Conversione binario $\to$ BCD (double dabble). Si scorre il binario a sinistra un bit alla volta nel registro BCD; prima di ogni shift, se un gruppo di $4$ bit del BCD è maggiore di $4$ , gli si somma $3$ . Il motivo: un gruppo che vale $5$ raddoppiato darebbe $10=1010_2$ (non ammesso in BCD), mentre $(5+3)\cdot2=16=1\,0000_2$ , cioè una decina e zero unità; per un gruppo $\le4$ il doppio è $\le8$ e non crea problemi. Per $156=1001\,1100_2$ (8 passi):

Esempio. Per $156 = 1001\,1100_2$ servono $8$ passi e si ottiene $0001\,0101\,0110_{BCD}$ (cifre $1$ , $5$ , $6$ ); un gruppo che vale $5$ prima dello shift diventa $5 + 3 = 8$ e raddoppiato dà $16$ , cioè una decina.

Definizione (codice Gray). Nel codice Gray due valori consecutivi differiscono per un solo bit: $g=b\oplus(b\gg1)$ . Per $3$ bit: $000,001,011,010,110,111,101,100$ . Serve dove un conteggio potrebbe essere letto durante una transizione (codificatori ottici, contatori che attraversano domini di clock diversi): in binario il passaggio $011\to100$ cambia tre bit, e con tempi diversi si potrebbe leggere $111$ o $000$ ; in Gray si legge sempre o il vecchio o il nuovo valore.

Esempio. Con $b = 011$ : $g = 011 \oplus 001 = 010$ ; con $b = 100$ : $g = 100 \oplus 010 = 110$ . Il passaggio $3 \to 4$ cambia tre bit in binario ( $011 \to 100$ ) e uno solo in Gray ( $010 \to 110$ ).

II. Il transistor MOS

Il transistor MOS come interruttore - soglia, caratteristiche e capacità

Formula (tensione di soglia ed effetto body). La tensione di soglia $V_T$ è il valore minimo di $V_{GS}$ che porta il canale in inversione. Dipende anche dalla polarizzazione del bulk rispetto al source: $V_{Tn}=V_{T0n}+\gamma_n\Big(\sqrt{\lvert-2\Phi_F+V_{SB}\rvert}-\sqrt{\lvert2\Phi_F\rvert}\Big),$

Esempio numerico ( $V_{T0}=0{,}4\ \mathrm V$ , $\gamma=0{,}4\ \mathrm V^{1/2}$ , $2\Phi_F=0{,}6\ \mathrm V$ ): per $V_{SB}=0{,}5\ \mathrm V$ , $V_T=0{,}4+0{,}4\,(\sqrt{1{,}1}-\sqrt{0{,}6})=0{,}510\ \mathrm V$ ; per $V_{SB}=1\ \mathrm V$ , $V_T=0{,}596\ \mathrm V$ ; per $V_{SB}=2\ \mathrm V$ , $V_T=0{,}735\ \mathrm V$ . L'effetto è rilevante nei circuiti digitali quando il source di un n-MOS si innalza (porte in serie, pass-transistor: Logica a pass-transistor e gate di trasmissione); nei temi d'esame, dove manca il valore di $\gamma$ , si assegna direttamente la variazione ( $\Delta V_{Tn}=-\Delta V_{Tp}=0{,}3\ \mathrm V$ ).

Formula (corrente del MOS nelle tre regioni di funzionamento).

regione condizione n-MOS corrente n-MOS

spento $V_{GS}\le V_T$ $I_D=0$

lineare (resistiva) $V_{DS}<V_{GS}-V_T$ $I_D=k'_nZ\big[(V_{GS}-V_T)V_{DS}-\tfrac12V_{DS}^2\big]$

saturazione $V_{DS}\ge V_{GS}-V_T$ $I_D=\tfrac12k'_nZ\,(V_{GS}-V_T)^2\,(1+\lambda_nV_{DS})$

regione	condizione n-MOS	corrente n-MOS
spento	$V_{GS}\le V_T$	$I_D=0$
lineare (resistiva)	$V_{DS}<V_{GS}-V_T$	$I_D=k'_nZ\big[(V_{GS}-V_T)V_{DS}-\tfrac12V_{DS}^2\big]$
saturazione	$V_{DS}\ge V_{GS}-V_T$	$I_D=\tfrac12k'_nZ\,(V_{GS}-V_T)^2\,(1+\lambda_nV_{DS})$

Esempio. n-MOS con $k'_n=115\ \mu\mathrm A/\mathrm V^2$ , $Z=3$ , $V_T=0{,}4\ \mathrm V$ , $V_{GS}=2{,}5\ \mathrm V$ : $V_{GT}=2{,}1\ \mathrm V$ e $k'_nZ=345\ \mu\mathrm A/\mathrm V^2$ . Con $V_{DS}=0{,}5\ \mathrm V<2{,}1$ è lineare: $I_D=345\,(2{,}1\cdot0{,}5-0{,}125)=319\ \mu\mathrm A$ . Con $V_{DS}=2{,}5\ \mathrm V>2{,}1$ è in saturazione: $I_D=\tfrac12\cdot345\cdot2{,}1^2\,(1+0{,}06\cdot2{,}5)=875\ \mu\mathrm A$ (senza $\lambda$ : $761\ \mu\mathrm A$ ).

Grafico interattivo: Corrente di drain I_D (µA) di un n-MOS con k'_n Z = 345 µA/V², V_T = 0,4 V, V_GS = 2,5 V, in funzione di V_DS (V), con λ = 0: tratto lineare fino a V_DS = 2,1 V, poi saturazione

Formula (capacità di gate e di giunzione del MOS). Il comportamento dinamico dipende dalle capacità parassite tra i terminali (gate-canale, gate-source/drain per sovrapposizione, giunzioni source-bulk e drain-bulk):

Capacità di gate (modello semplificato): $C_g=C_{ox}\,W\,L$ , con $C_{ox}=\varepsilon_{ox}/t_{ox}$ (fF/ $\mu\mathrm m^2$ ). È proporzionale all'area del gate ( $W\cdot L$ ), non solo a $W$ . Esempio: $C_{ox}=5\ \mathrm{fF}/\mu\mathrm m^2$ , $W=0{,}5\ \mu\mathrm m$ , $L=0{,}25\ \mu\mathrm m$ : $C_g=0{,}625\ \mathrm{fF}$ .

Capacità di giunzione di source e di drain: $C_D=C_{d0}W$ , $C_S=C_{s0}W$ con $C_{d0}$ , $C_{s0}$ in fF/ $\mu\mathrm m$ ( $1{,}4$ – $2\ \mathrm{fF}/\mu\mathrm m$ negli esempi d'esame). Sono proporzionali a $W$ e indipendenti da $L$ (dipendono dall'area di diffusione, larga $W$ , e dal suo bordo; le due componenti sono "fondo" e "bordo"). Il drain e il source diffusi hanno una giunzione verso il bulk: raddoppiando $W$ la capacità source-bulk raddoppia.

Esempio. $C_{d0}=2\ \mathrm{fF}/\mu\mathrm m$ , $W=3\ \mu\mathrm m$ : $C_D=6\ \mathrm{fF}$ .

Formula (resistenza equivalente del MOS e dipendenza da Z). Quando $V_{GS}$ è al massimo ( $\lvert V_{GS}\rvert=V_{DD}$ ) il transistor è una resistenza $R_{on}$ tra source e drain; durante una commutazione il punto di lavoro percorre la caratteristica tra saturazione e zona lineare. Si definisce una resistenza equivalente (media di $V_{DS}/I_D$ nel tratto da $V_{DD}$ a $V_{DD}/2$ ): $R_{eq}=\frac1{V_{DD}/2}\int_{V_{DD}/2}^{V_{DD}}\frac{V}{I_{DSAT}(1+\lambda V)}\,dV\simeq\frac34\frac{V_{DD}}{I_{DSAT}}\Big(1-\frac79\lambda V_{DD}\Big).$ Poiché $I_{DSAT}\propto Z$ , $R_{eq}\propto1/Z$ : si indica $R_{n0}$ (n-MOS) e $R_{p0}$ (p-MOS) il valore per $Z=1$ , e per un transistor di fattore $Z$ $R_n=\frac{R_{n0}}{Z_n},\qquad R_p=\frac{R_{p0}}{Z_p}.$

Esempio di scalatura (tema d'esame). Un n-MOS con $W/L=1\ \mu\mathrm m/0{,}5\ \mu\mathrm m$ ( $Z=2$ ) ha $C_S=C_D=10\ \mathrm{fF}$ e $R_{ON}=10\ \mathrm{k\Omega}$ . Con $W/L=4\ \mu\mathrm m/0{,}5\ \mu\mathrm m$ ( $Z=8$ , $W$ quadruplicata e $L$ uguale): le capacità di drain e source $\propto W$ diventano $40\ \mathrm{fF}$ e la resistenza $\propto1/Z$ diventa $10/4=2{,}5\ \mathrm{k\Omega}$ . Ricorda: più grande è il transistor, più velocemente carica o scarica (resistenza minore) ma più carica (capacità maggiore) il nodo che lo precede.

III. L'invertitore CMOS

Invertitore CMOS - caratteristica di trasferimento statica

Formula (soglia logica dell'inverter CMOS). La soglia logica è il valore di $V_{in}$ per cui $V_{out}=V_{in}$ . Con $V_{in}=V_{out}=V_M$ i due transistor sono necessariamente entrambi in saturazione, qualunque sia $V_M$ : per l'n-MOS $V_{DS}=V_M\ge V_M-V_{Tn}=V_{GT}$ , e per il p-MOS $\lvert V_{DS}\rvert=V_{DD}-V_M\ge V_{DD}-V_M-\lvert V_{Tp}\rvert$ . Con $\lambda=0$ si uguagliano le correnti di saturazione: $\frac12k'_nZ_n(V_M-V_{Tn})^2=\frac12\lvert k'_p\rvert Z_p(V_{DD}-V_M-\lvert V_{Tp}\rvert)^2,$ e, estraendo la radice (stesso segno delle tensioni di gate-soglia), $\boxed{V_M=\frac{V_{Tn}+r\,(V_{DD}+V_{Tp})}{1+r},\qquad r=\sqrt{\frac{\lvert k'_p\rvert Z_p}{k'_nZ_n}}}$

Esempio ( $k'_n=115$ , $k'_p=-30\ \mu\mathrm A/\mathrm V^2$ , $V_{Tn}=0{,}4$ , $V_{Tp}=-0{,}4\ \mathrm V$ , $V_{DD}=2{,}5\ \mathrm V$ ). Con $Z_n=2$ , $Z_p=4$ : $r=\sqrt{30\cdot4/(115\cdot2)}=0{,}722$ e $V_M=\dfrac{0{,}4+0{,}722\cdot2{,}1}{1{,}722}=1{,}113\ \mathrm V$ , minore di $V_{DD}/2=1{,}25\ \mathrm V$ . Con $Z_p/Z_n=1$ : $V_M=0{,}975\ \mathrm V$ ; con $Z_p/Z_n=8$ : $1{,}405\ \mathrm V$ .

Grafico interattivo: Soglia logica V_M (V) di un inverter a 0,25 µm in funzione del rapporto Z_p/Z_n (da 0,5 a 16): V_M cresce con Z_p/Z_n e vale V_DD/2 = 1,25 V per Z_p/Z_n = 3,83

Formula (bilanciamento statico dell'inverter CMOS). Si dice staticamente bilanciato un inverter con $V_M=V_{DD}/2$ (caratteristica simmetrica, margini di rumore uguali, $V_{OH}$ e $V_{OL}$ simmetrici). Imponendo $V_M=V_{DD}/2$ nella relazione precedente: $\frac{Z_p}{Z_n}=\frac{k'_n}{\lvert k'_p\rvert}\left(\frac{V_{DD}/2-V_{Tn}}{V_{DD}/2-\lvert V_{Tp}\rvert}\right)^2\ \overset{V_{Tn}=\lvert V_{Tp}\rvert}{=}\ \frac{k'_n}{\lvert k'_p\rvert}.$

Esempio. Con $k'_n = 115$ , $k'_p = -30\ \mu\mathrm A/\mathrm V^2$ e $V_{Tn} = |V_{Tp}|$ : $Z_p/Z_n = 115/30 \approx 3{,}83$ ; per $Z_n = 3$ serve $Z_p \approx 11{,}5$ .

Formula (margini di rumore dell'inverter CMOS). $V_{IL}$ e $V_{IH}$ sono i punti con pendenza $-1$ (le uscite $V_{OH}=V_{DD}$ e $V_{OL}=0$ sono le tensioni nominali): $NM_L=V_{IL}-V_{OL}=V_{IL},\qquad NM_H=V_{OH}-V_{IH}=V_{DD}-V_{IH}.$

Esempio. Per l'inverter bilanciato con $V_{DD} = 2{,}5\ \mathrm V$ : $V_{IL} = 1{,}04\ \mathrm V$ e $V_{IH} = 1{,}46\ \mathrm V$ , quindi $NM_L = 1{,}04\ \mathrm V$ e $NM_H = 2{,}5 - 1{,}46 = 1{,}04\ \mathrm V$ .

Invertitore CMOS - ritardo di propagazione

Formula (tempi di propagazione dell'inverter CMOS). Quando $V_{in}$ passa da $0$ a $V_{DD}$ il p-MOS si spegne e l'n-MOS si accende: la capacità di carico $C_L$ (carica a $V_{DD}$ ) si scarica attraverso $R_n$ (transizione alto $\to$ basso, HL). Quando $V_{in}$ passa da $V_{DD}$ a $0$ il p-MOS carica $C_L$ attraverso $R_p$ (transizione basso $\to$ alto, LH). Entrambi sono circuiti RC con costante di tempo $\tau=RC_L$ ; la tensione di uscita in una carica da $0$ è $V_{out}(t)=V_{DD}\,(1-e^{-t/\tau})$ e raggiunge il $50\%$ di $V_{DD}$ quando $e^{-t/\tau}=\tfrac12$ : $t_p=\ln2\;\tau=0{,}69\,R\,C.$ Quindi $\boxed{t_{pHL}=0{,}69\,R_n\,C_L,\qquad t_{pLH}=0{,}69\,R_p\,C_L}$

Esempio. Con $R_n = 6{,}5\ \mathrm{k\Omega}$ e $C_L = 20\ \mathrm{fF}$ : $t_{pHL} = 0{,}69 \cdot 6{,}5\ \mathrm{k\Omega} \cdot 20\ \mathrm{fF} \approx 90\ \mathrm{ps}$ .

Definizione (capacità di carico: intrinseca ed estrinseca). $C_L$ è la somma di due contributi:

capacità intrinseca $C_{int}$ : dovuta ai transistor che pilotano il nodo di uscita, cioè le capacità di drain di n-MOS e p-MOS, $C_{int}=C_{dn}+C_{dp}$ (più, in modelli accurati, l'accoppiamento gate-drain);

capacità estrinseca $C_{ext}$ : i gate delle porte pilotate ( $C_{g3}+C_{g4}$ se il carico è un altro inverter) più la capacità dell'interconnessione $C_w$ .

Quindi $C_L=C_{d1}+C_{d2}+C_{g3}+C_{g4}+C_w=C_{int}+C_{ext}$ .

Esempio numerico (dati d'esame a $0{,}25\ \mu\mathrm m$ : $R_{n0}=13\ \mathrm{k\Omega}$ , $R_{p0}=31{,}5\ \mathrm{k\Omega}$ , $C_{d0}=2\ \mathrm{fF}/\mu\mathrm m$ , $L=0{,}25\ \mu\mathrm m$ ). Inverter con $Z_n=2$ ( $W_n=0{,}5\ \mu\mathrm m$ ) e $Z_p=Z_n\,R_{p0}/R_{n0}=4{,}85$ ( $W_p=1{,}21\ \mu\mathrm m$ ):

$R_n=13/2=6{,}5\ \mathrm{k\Omega}$ , $R_p=31{,}5/4{,}85=6{,}5\ \mathrm{k\Omega}$ (uguali: bilanciato dinamicamente);
$C_{dn}=2\cdot0{,}5=1{,}0\ \mathrm{fF}$ , $C_{dp}=2\cdot1{,}21=2{,}42\ \mathrm{fF}$ , $C_{int}=3{,}42\ \mathrm{fF}$ ;
senza carico esterno: $t_p=0{,}69\cdot6{,}5\ \mathrm{k\Omega}\cdot3{,}42\ \mathrm{fF}=15{,}4\ \mathrm{ps}$ ; con $C_{ext}=20\ \mathrm{fF}$ : $t_{pHL}=t_{pLH}=0{,}69\cdot6{,}5\cdot23{,}42=105\ \mathrm{ps}$ .

Grafico interattivo: Tensione di uscita (V) dell'inverter bilanciato (R = 6,5 kΩ, C_L = 23,42 fF, τ = RC_L = 152 ps, V_DD = 2,5 V) dopo la commutazione dell'ingresso a t = 0, tempo in ps: la salita (carica da 0) e la discesa (scarica da V_DD) passano per il 50% di V_DD nello stesso istante t_p = 0,69τ = 105 ps

Formula (ritardi dell'inverter con Zp = β Zn, solo carico intrinseco). Posto $Z_p=\beta Z_n$ e $R_{p0}=r\,R_{n0}$ (con $r=R_{p0}/R_{n0}$ ; qui $r=2{,}42$ ): $C_{dp}=\beta C_{dn},\qquad R_p=\frac{r}{\beta}R_n,$ $t_{pHL}=0{,}69\,R_nC_{dn}(1+\beta),\qquad t_{pLH}=0{,}69\,R_nC_{dn}\,\frac{r}{\beta}(1+\beta)\quad(\text{solo carico intrinseco}).$

Esempio. Con $r = 2{,}42$ e $\beta = r$ si ha $R_p = R_n$ e quindi $t_{pLH} = t_{pHL}$ ; con $\beta = 1$ è $R_p = 2{,}42\,R_n$ e $t_{pLH}$ risulta maggiore di $t_{pHL}$ .

Formula (bilanciamento dinamico e rapporto ottimo per il ritardo medio).

Il bilanciamento dinamico è la condizione $t_{pHL}=t_{pLH}$ , cioè $R_p=R_n$ , cioè $\beta=r$ . Diverso dal bilanciamento statico ( $\beta=k'_n/\lvert k'_p\rvert=3{,}83$ per i dati del corso): il primo uguaglia le resistenze, il secondo le soglie.

Con un carico a gate (inverter che ne pilota un altro, $C_{g}$ del p-MOS $\propto\beta$ ): $C_L=C_{d1n}(1+\beta)+C_{g3n}(1+\beta)+C_w$ e $t_p=\frac{0{,}69}{2}R_n\Big[(C_{d1n}+C_{g3n})(1+\beta)+C_w\Big]\Big(1+\frac r\beta\Big).$ Se $C_w$ è trascurabile, $t_p\propto(1+\beta)(1+r/\beta)=1+r+\beta+r/\beta$ , e annullando la derivata ( $1-r/\beta^2=0$ ) si trova il minimo per $\beta_{opt}=\sqrt r$ (con interconnessioni, $\beta_{opt}=\sqrt{r\,(1+C_w/(C_{d1n}+C_{g3n}))}$ ): il rapporto che minimizza il ritardo medio è più piccolo di quello del bilanciamento (qui $1{,}56$ contro $2{,}42$ ), perché un p-MOS più largo carica di più anche il gate dello stadio precedente. Il guadagno è modesto: con $R_{n0}=13\ \mathrm{k\Omega}$ , $C_{d1n}=0{,}5\ \mathrm{fF}$ , $C_{g3n}=0{,}31\ \mathrm{fF}$ per $Z_n=1$ : $t_p=23{,}8\ \mathrm{ps}$ per $\beta=1{,}56$ , $24{,}9\ \mathrm{ps}$ per $\beta=2{,}42$ e per $\beta=1$ , $29{,}3\ \mathrm{ps}$ per $\beta=4$ (la curva è simmetrica in $\beta\leftrightarrow r/\beta$ ).

Esempio. Con $r = 2{,}42$ : il bilanciamento dinamico richiede $\beta = 2{,}42$ , mentre il ritardo medio con carico a gate è minimo per $\beta_{opt} = \sqrt{2{,}42} \approx 1{,}56$ .

Grafico interattivo: Ritardo medio t_p (ps) di un inverter con carico a gate in funzione di β = Z_p/Z_n (r = 2,42, C_w = 0): minimo per β = √r = 1,56 (23,8 ps); β = 2,42 (bilanciamento dinamico) dà 24,9 ps

Formula (ritardo di un inverter scalato di un fattore S). Sia $Z_p=rZ_n$ (bilanciato dinamicamente), $R_n=R_p=R_{ref}$ e $C_{int,ref}=C_{dn}+C_{dp}$ la capacità intrinseca dell'inverter di riferimento (quello minimo). Allora $t_p=0{,}69\,R_{ref}\,(C_{int,ref}+C_{ext})=t_{p0}\Big(1+\frac{C_{ext}}{C_{int,ref}}\Big),\qquad t_{p0}=0{,}69\,R_{ref}C_{int,ref}.$ Moltiplicando $Z_n$ e $Z_p$ per un fattore $S$ : $R\to R_{ref}/S$ e $C_{int}\to S\,C_{int,ref}$ , quindi $t_p=0{,}69\frac{R_{ref}}{S}\big(S\,C_{int,ref}+C_{ext}\big)=t_{p0}\Big(1+\frac{C_{ext}}{S\,C_{int,ref}}\Big).$

Esempio. Inverter di riferimento $Z_n=1$ , $Z_p=2{,}42$ ( $R_{ref}=13\ \mathrm{k\Omega}$ , $C_{int,ref}=0{,}5+1{,}21=1{,}71\ \mathrm{fF}$ ): $t_{p0}=0{,}69\cdot13\ \mathrm{k\Omega}\cdot1{,}71\ \mathrm{fF}=15{,}4\ \mathrm{ps}$ . Con $C_{ext}=50\ \mathrm{fF}$ : $S=1$ : $464\ \mathrm{ps}$ ; $S=2$ : $240\ \mathrm{ps}$ ; $S=5$ : $105\ \mathrm{ps}$ ; $S=10$ : $60\ \mathrm{ps}$ ; $S=100$ : $19{,}8\ \mathrm{ps}$ ; limite $15{,}4\ \mathrm{ps}$ . Da $S=10$ in poi il guadagno marginale è piccolo mentre area e capacità di ingresso (che carica lo stadio precedente) crescono: è l'idea del buffer (Catene di inverter e buffer CMOS).

Grafico interattivo: Ritardo t_p (ps) in funzione del fattore di scala S (asse logaritmico) per C_ext = 50 fF: da 464 ps (S = 1) a 240, 105 e 60 ps (S = 2, 5, 10), poi la curva si appiattisce sul limite t_p0 = 15,3 ps del solo carico intrinseco

Catene di inverter e buffer CMOS

Formula (ritardo di una catena di inverter). Siano $N$ inverter in cascata, con capacità di gate in ingresso $C_{gin,1},\dots,C_{gin,N}$ e carico finale $C_{gin,N+1}=C_L$ . Lo stadio $j$ è dimensionato come l'inverter di riferimento scalato di $S_j$ , quindi $C_{gin,j}=S_jC_{g,ref}$ e $C_{int,j}=S_jC_{int,ref}$ . Il suo carico è la capacità intrinseca più l'ingresso dello stadio seguente: $C_{L,j}=C_{int,j}+C_{gin,j+1}$ . Definito il fan-out $f_j=\dfrac{C_{ext,j}}{C_{gin,j}}=\dfrac{C_{gin,j+1}}{C_{gin,j}}$ e $\gamma=\dfrac{C_{int,ref}}{C_{g,ref}}$ (rapporto tra capacità intrinseca e capacità di gate: tipicamente $1$ – $2$ ): $t_{p,j}=t_{p0}\Big(1+\frac{C_{gin,j+1}}{\gamma\,C_{gin,j}}\Big)=t_{p0}\Big(1+\frac{f_j}{\gamma}\Big),\qquad t_p=\sum_{j=1}^Nt_{p,j}.$

Esempio. Con $t_{p0} = 15{,}4\ \mathrm{ps}$ , $\gamma = 1$ e fan-out $f = 4$ ogni stadio ritarda $t_{p0}\,(1 + 4) = 77\ \mathrm{ps}$ .

Formula (dimensionamento ottimo della catena a N fissato). Le incognite sono $C_{gin,2},\dots,C_{gin,N}$ ( $N-1$ valori). Annullando le derivate parziali di $t_p$ si ottiene $\frac{C_{gin,j+1}}{C_{gin,j}}=\frac{C_{gin,j}}{C_{gin,j-1}},$ cioè tutti gli stadi hanno lo stesso fan-out $f$ (la dimensione di ciascuno è la media geometrica di quelle dei vicini, $C_{gin,j}=\sqrt{C_{gin,j-1}C_{gin,j+1}}$ ) e quindi lo stesso ritardo. Posto $F=C_L/C_{gin,1}$ , si ha $f^N=F$ : $f=\sqrt[N]{F},\qquad t_p=N\,t_{p0}\Big(1+\frac{\sqrt[N]F}{\gamma}\Big).$

Esempio. Con $F = 64$ , $N = 3$ e $\gamma = 1$ : $f = 64^{1/3} = 4$ e $t_p = 3\,t_{p0}\,(1 + 4) = 15\,t_{p0}$ .

Formula (fan-out ottimo e numero ottimo di stadi). Con $F$ fissato, $N=\ln F/\ln f$ e il ritardo come funzione di $f$ è $t_p=t_{p0}\dfrac{\ln F}{\ln f}\Big(1+\dfrac f\gamma\Big)$ . Annullando la derivata: $\ln f=1+\frac\gamma f.$

Esempio (con $\gamma=1$ , in unità di $t_{p0}$ ) per $F=C_L/C_{in}=64$ :

Grafico interattivo: Ritardo t_p (ps) di un buffer in funzione del numero N di stadi, per F = C_L/C_in = 64, γ = 1,6, t_p0 = 15,4 ps e fan-out uguale in ogni stadio: 630, 184, 161, 170, 187 ps per N = 1…5, minimo a N = 3 con f = 4 (la curva unisce i valori interi: N non intero non ha significato)

Consumo di potenza nei circuiti CMOS

Definizione (potenza istantanea e potenza media). La potenza istantanea assorbita dall'alimentazione è $p(t)=V_{DD}\,i_{DD}(t)$ ; la potenza di picco è $P_{max}=V_{DD}\,i_{DD,max}$ e la potenza media su un periodo $T$ è $P_{media}=\frac1T\int_t^{t+T}p(\tau)\,d\tau=\frac{V_{DD}}T\int_t^{t+T}i_{DD}(\tau)\,d\tau.$

Esempio. Una corrente di alimentazione di $2\ \mathrm{mA}$ per il $10\%$ del periodo (e nulla altrove) con $V_{DD} = 2{,}5\ \mathrm V$ dà $P_{media} = 2{,}5 \cdot 2\ \mathrm{mA} \cdot 0{,}1 = 0{,}5\ \mathrm{mW}$ .

Formula (energia assorbita dall'alimentazione nella carica di una capacità). Carica (uscita $0\to V_{DD}$ attraverso il p-MOS): la corrente fornita da $V_{DD}$ è quella che entra in $C_L$ , $i_{supply}=C_L\,dv_{out}/dt$ , quindi $E_{DD}=\int p\,dt=V_{DD}\int_0^{V_{DD}}C_L\,dv_{out}=C_LV_{DD}^2.$

Esempio. Con $C_L = 50\ \mathrm{fF}$ e $V_{DD} = 2{,}5\ \mathrm V$ : $E_{DD} = 50\ \mathrm{fF} \cdot 6{,}25\ \mathrm V^2 = 312{,}5\ \mathrm{fJ}$ , di cui $156{,}25\ \mathrm{fJ}$ restano in $C_L$ e altrettanti sono dissipati nel p-MOS.

Formula (potenza dinamica della logica CMOS). Un ciclo completo (carica e scarica) assorbe $C_LV_{DD}^2$ . Se l'uscita compie $f_{0\to1}$ transizioni $0\to1$ al secondo, $\boxed{P_{din}=C_L\,V_{DD}^2\,f_{0\to1}=\alpha\,C_L\,V_{DD}^2\,f_{CLK}}.$

Esempio. $C_L=50\ \mathrm{fF}$ , $V_{DD}=2{,}5\ \mathrm V$ , $\alpha=1$ , $f=100\ \mathrm{MHz}$ : $P=50\cdot10^{-15}\cdot6{,}25\cdot10^8=31{,}25\ \mu\mathrm W$ . A $1\ \mathrm{GHz}$ : $312{,}5\ \mu\mathrm W$ . Con $V_{DD}=1{,}25\ \mathrm V$ (metà): $7{,}8\ \mu\mathrm W$ , un quarto.

Grafico interattivo: Potenza dinamica P = C_L·V_DD²·f (µW) in funzione della frequenza f (MHz) per C_L = 50 fF e α = 1: retta di pendenza 0,3125 µW/MHz a V_DD = 2,5 V (31,25 µW a 100 MHz, 312,5 µW a 1 GHz) e quattro volte più bassa a V_DD = 1,25 V (7,8 µW a 100 MHz)

IV. Porte logiche CMOS e processo di fabbricazione

Porte logiche CMOS - struttura statica complementare e dimensionamento

Definizione (porta CMOS statica complementare: reti PDN e PUN duali). Una porta statica complementare è formata da

una rete di pull-down (PDN) di n-MOS tra l'uscita e massa;

una rete di pull-up (PUN) di p-MOS tra $V_{DD}$ e l'uscita;

gli stessi ingressi pilotano i gate di entrambe.

La PDN, con i transistor chiusi sugli ingressi alti, realizza la funzione $f(A,B,\dots)$ e, quando conduce, porta l'uscita a $0$ : l'uscita è $F=\overline{f}$ . La PUN è la duale della PDN: dove la PDN ha una serie, la PUN ha un parallelo, e viceversa. Per costruire la PDN a partire dalla funzione: $F=\overline{f}$ , con $f$ in forma AND (serie) / OR (parallelo) di sottoreti; la PUN si ottiene scambiando serie e parallelo (scomposizione gerarchica in sottoreti). Così per ogni combinazione degli ingressi esattamente una delle due reti conduce: non c'è mai un cammino diretto $V_{DD}$ -massa (consumo statico nullo) e l'uscita non è mai flottante.

Esempio. La NAND2 $F = \overline{AB}$ ha PDN con due n-MOS in serie e PUN con due p-MOS in parallelo: per $AB = 11$ conduce solo la PDN ( $F = 0$ ), per $AB = 10$ solo la PUN ( $F = 1$ ).

Formula (dimensionamento con la regola del cammino più lungo).

porta $Z_n$ (n-MOS) $Z_p$ (p-MOS)

inverter $1$ $r$

NAND2 $2$ ciascuno (serie di 2) $r$ ciascuno (paralleli)

NOR2 $1$ ciascuno (paralleli) $2r$ ciascuno (serie di 2)

NAND3 $3$ $r$

NOR3 $1$ $3r$

$\overline{D+A(B+C)}$ $D$ : $1$ ; $A,B,C$ : $2$ (cammini $A\,B$ , $A\,C$ di 2) $D,B,C$ : $3r$ (cammino $D\,B\,C$ di 3); $A$ : $2r$ (cammino $D\,A$ di 2)

porta	$Z_n$ (n-MOS)	$Z_p$ (p-MOS)
inverter	$1$	$r$
NAND2	$2$ ciascuno (serie di 2)	$r$ ciascuno (paralleli)
NOR2	$1$ ciascuno (paralleli)	$2r$ ciascuno (serie di 2)
NAND3	$3$	$r$
NOR3	$1$	$3r$
$\overline{D+A(B+C)}$	$D$ : $1$ ; $A,B,C$ : $2$ (cammini $A\,B$ , $A\,C$ di 2)	$D,B,C$ : $3r$ (cammino $D\,B\,C$ di 3); $A$ : $2r$ (cammino $D\,A$ di 2)

Esempio. Con $r = 2{,}42$ : la NAND2 ha $Z_n = 2$ e $Z_p = 2{,}42$ , la NOR2 ha $Z_n = 1$ e $Z_p = 2r = 4{,}84$ , la NAND3 ha $Z_n = 3$ e $Z_p = 2{,}42$ .

Formula (dimensionamento per una resistenza assegnata). Dimensionamento per un valore assegnato. Dato che nel caso peggiore la resistenza del pull-down vale $R_{PD}=m\,\dfrac{R_{n0}}{Z_n}$ ( $m$ n-MOS in serie di fattore $Z_n$ uguale), per ottenere $R_{PD}=R^*$ occorre $Z_n=m\,R_{n0}/R^*$ . Analogamente $Z_p=m'\,R_{p0}/R^*$ per il pull-up (con $m'$ p-MOS in serie nel cammino peggiore). Per avere pull-up uguale al pull-down basta $R_{PU}=R_{PD}$ .

Esempio. $F=\overline{A\cdot B+C}$ , $R_{n0}=10\ \mathrm{k\Omega}$ , $R_{p0}=20\ \mathrm{k\Omega}$ . PDN: serie di $A$ e $B$ in parallelo a $C$ ; PUN: $C$ in serie al parallelo di $A$ e $B$ . Il cammino peggiore del pull-down è $A$ – $B$ ( $m=2$ ): per $R_{PD}=10\ \mathrm{k\Omega}$ serve $Z_n=2\cdot10/10=2$ per tutti gli n-MOS ( $R=5\ \mathrm{k\Omega}$ ciascuno). Il cammino peggiore del pull-up è $C$ + uno tra $A$ , $B$ ( $m'=2$ ): $R_{PU}=10\ \mathrm{k\Omega}\Rightarrow Z_p=2\cdot20/10=4$ . Esercizio completo: Esercizio 1 · porta AOI a tre ingressi, dimensionamento, ritardi e consumo dinamico (tema d'esame giugno 2025).

Porte logiche CMOS - ritardo di Elmore, fan-in e consumo

Formula (caso peggiore di NAND2 e NOR2). Se $R_n=R_p=R$ (n-MOS e p-MOS con resistenze equivalenti uguali), nel caso peggiore $t_{pLH}=0{,}69RC_L$ e $t_{pHL}=0{,}69\cdot2RC_L$ , quindi $2\,t_{pLH}=t_{pHL}$ . Per una NOR a 2 ingressi i ruoli si invertono: $t_{pHL}=0{,}69\,R_nC_L$ (un solo n-MOS acceso nel caso peggiore) e $t_{pLH}=0{,}69\cdot2R_pC_L$ , quindi $t_{pLH}=2\,t_{pHL}$ (con $R_n=R_p$ ). Per questo, se tutti i transistor sono di dimensione minima, è conveniente dimensionare la porta con la regola del cammino più lungo (così $R_{PU}=R_{PD}=R_{ref}$ nel caso peggiore).

Esempio. NAND2 con $R_n = R_p = 10\ \mathrm{k\Omega}$ e $C_L = 20\ \mathrm{fF}$ : $t_{pLH} = 0{,}69 \cdot 10\ \mathrm{k\Omega} \cdot 20\ \mathrm{fF} \approx 138\ \mathrm{ps}$ e $t_{pHL} = 2\,t_{pLH} \approx 276\ \mathrm{ps}$ .

Formula (ritardo di Elmore per una catena di transistor in serie). Con $m$ transistor in serie si ha una catena $R_1,R_2,\dots,R_m$ con una capacità $C_k$ a ciascun nodo. Il ritardo al $50\%$ del nodo di uscita, approssimato con il metodo di Elmore, è $\tau=\sum_{k=1}^mC_k\,R_{k}^{path},\qquad t_p=0{,}69\,\tau,$ dove $R_k^{path}$ è la resistenza condivisa tra il cammino della corrente verso il nodo $k$ e quello verso l'uscita: per una catena a partire dal generatore (massa o $V_{DD}$ ), la resistenza totale tra il nodo $k$ e il generatore. Per $N$ n-MOS in serie con resistenza equivalente $R_n$ ciascuno, numerando $C_1$ il nodo vicino a massa e $C_N=C_L$ l'uscita: $t_{pHL}=0{,}69\,R_n\,(C_1+2C_2+3C_3+\dots+N\,C_L).$

Esempio numerico. NAND a 3 ingressi, $Z_n=3$ , $Z_p=r=2{,}42$ (dati del corso: $R_{n0}=13\ \mathrm{k\Omega}$ , $R_{p0}=31{,}5\ \mathrm{k\Omega}$ , $C_{d0}=2\ \mathrm{fF}/\mu\mathrm m$ , $L=0{,}25\ \mu\mathrm m$ ), $C_{ext}=10\ \mathrm{fF}$ .

$R_n=13/3=4{,}33\ \mathrm{k\Omega}$ per transistor; $R_p=31{,}5/2{,}42=13\ \mathrm{k\Omega}$ .
$C_{dn}=2\cdot0{,}75=1{,}5\ \mathrm{fF}$ , $C_{dp}=2\cdot0{,}606=1{,}21\ \mathrm{fF}$ .
Nodi interni (tra due n-MOS: source e drain): $C_1=C_2=2\cdot1{,}5=3{,}0\ \mathrm{fF}$ ; uscita: un drain n-MOS e tre drain p-MOS più il carico: $C_L=1{,}5+3\cdot1{,}21+10=15{,}1\ \mathrm{fF}$ .
$t_{pHL}=0{,}69\cdot4{,}33\ \mathrm{k\Omega}\,(3+2\cdot3+3\cdot15{,}1)\ \mathrm{fF}=0{,}69\cdot4{,}33\cdot54{,}4=163\ \mathrm{ps}$ .
$t_{pLH}$ (caso peggiore, un solo p-MOS acceso): $0{,}69\cdot13\ \mathrm{k\Omega}\cdot15{,}1\ \mathrm{fF}=136\ \mathrm{ps}$ (migliore: $45\ \mathrm{ps}$ ). Con lo stesso carico un inverter di riferimento impiega $105\ \mathrm{ps}$ : la NAND3 è più lenta di circa il $55\%$ nel caso peggiore, anche se è stata dimensionata per uguagliarne la resistenza, a causa dei nodi interni e delle capacità di uscita maggiori.

Formula (ritardo di NOR e NAND a N ingressi: dipendenza quadratica dal fan-in). Con tutti i transistor della stessa dimensione e trascurando le capacità dei nodi interni, per una NOR a $N$ ingressi (PUN: $N$ p-MOS in serie; PDN: $N$ n-MOS in parallelo), detta $C$ la capacità di drain e source di ogni transistor:

il nodo di uscita ha $N$ drain di n-MOS e uno di p-MOS: $C_{out}=(N+1)\,C$ ;

$t_{pLH}=0{,}69\,R_p\,N\,(N+1)\,C$ (caso peggiore: $N$ p-MOS in serie, resistenza $N R_p$ , capacità $(N+1)C$ ) — quadratico in $N$ ;

$t_{pHL}=0{,}69\,R_n\,(N+1)\,C$ (un solo n-MOS acceso): lineare. Analogamente per una NAND a $N$ ingressi: $t_{pHL}=0{,}69R_nN(N+1)C$ e $t_{pLH}=0{,}69R_p(N+1)C$ . Se si considerassero anche i nodi interni, con capacità $2C$ , il ritardo diventerebbe $2\cdot0{,}69R_pCN^2$ .

Esempio. $R_p=10\ \mathrm{k\Omega}$ , $C=2\ \mathrm{fF}$ : $t_{pLH}=0{,}69\cdot10\ \mathrm{k\Omega}\cdot2\ \mathrm{fF}\cdot N(N+1)=13{,}8\ \mathrm{ps}\cdot N(N+1)$ : $N=2$ : $83\ \mathrm{ps}$ ; $N=4$ : $276\ \mathrm{ps}$ ( $3{,}3$ volte); $N=8$ : $994\ \mathrm{ps}$ ( $12$ volte). In generale $t_p=a_1FI+a_2FI^2+a_3FO$ : dipendenza quadratica dal fan-in (resistenza e capacità crescono entrambe) e lineare dal fan-out (ogni porta pilotata aggiunge due capacità di gate a $C_L$ ). Si evitano porte con fan-in maggiore di 4.

Grafico interattivo: t_pLH (ps) di una NOR a N ingressi (R_p = 10 kΩ, C = 2 fF, nodi interni trascurati) in funzione del fan-in N: 13,8·N(N+1) cresce in modo quadratico, 83 ps per N = 2, 276 ps per N = 4 (3,3 volte), 994 ps per N = 8 (12 volte)

Processo di fabbricazione CMOS, layout e parassiti

Formula (resistenza di una pista e resistenza quadra).

Resistenze: ogni layer ha resistività non nulla. Per una pista di lunghezza $L$ , larghezza $W$ e spessore $T$ : $R=\rho\dfrac{L}{WT}=R_\square\dfrac LW$ , con la resistenza quadra $R_\square=\rho/T$ (in $\Omega/\square$ ) e $L/W$ numero di quadrati. Esempio: pista di polisilicio con $R_\square=70\ \Omega/\square$ , lunga $32\ \mu\mathrm m$ e larga $0{,}4\ \mu\mathrm m$ : $80$ quadrati, $R=5600\ \Omega$ . Solo $L$ e $W$ sono parametri del progettista.

Esempio. Pista di polisilicio con $R_\square = 70\ \Omega/\square$ , lunga $32\ \mu\mathrm m$ e larga $0{,}4\ \mu\mathrm m$ : $L/W = 80$ quadrati e $R = 80 \cdot 70 = 5600\ \Omega$ .

Formula (capacità di una pista: area e bordo). 2. Capacità: ogni layer forma con il bulk una capacità con l'ossido come dielettrico, $C=C_{ox}\cdot W\cdot L$ (sottile sotto il gate; spesso, e quindi molto più piccola per unità di area, altrove). Per una pista si conta l'area e il bordo (i campi di bordo, fringing): $C=C_A\cdot A+C_b\cdot P$ con $C_A$ in fF/ $\mu\mathrm m^2$ e $C_b$ in fF/ $\mu\mathrm m$ . Ci sono anche le capacità tra layer sovrapposti e le capacità mutue tra piste parallele (inversamente proporzionali alla distanza: cross-talk).

Esempio. Pista di $100\ \mu\mathrm m \times 0{,}25\ \mu\mathrm m$ con $C_A = 0{,}4\ \mathrm{fF}/\mu\mathrm m^2$ e $C_b = 0{,}1\ \mathrm{fF}/\mu\mathrm m$ : $C = 0{,}4 \cdot 25 + 0{,}1 \cdot 200 = 30\ \mathrm{fF}$ .

Logica pseudo-nMOS e logiche a carico

Formula (livello logico basso della logica pseudo-nMOS). Con $V_{in}=V_{DD}$ e un solo ramo conduttivo (caso peggiore, PDN equivalente con fattore $Z_n$ ) l'n-MOS ha $V_{DS}=V_{OL}$ piccolo ed è in zona lineare, il p-MOS ha $V_{SD}=V_{DD}-V_{OL}$ grande ed è in saturazione (per $V_{SD}\ge V_{DD}-\lvert V_{Tp}\rvert$ ). Uguagliando le correnti: $k'_nZ_n\Big[(V_{DD}-V_{Tn})V_{OL}-\frac{V_{OL}^2}2\Big]=\frac{\lvert k'_p\rvert}2Z_p\,(V_{DD}-\lvert V_{Tp}\rvert)^2\,\big(1+\lvert\lambda_p\rvert(V_{DD}-V_{OL})\big).$ Equazione di secondo grado in $V_{OL}$ (scegliere la radice con $V_{OL}<V_{DD}-V_{Tn}$ ). Si verifica poi la regione dei due transistor. Per $V_{OL}\ll V_{DD}-V_{Tn}$ e $\lambda=0$ vale l'approssimazione $V_{OL}\approx\frac{\lvert k'_p\rvert Z_p\,(V_{DD}-\lvert V_{Tp}\rvert)^2}{2\,k'_nZ_n\,(V_{DD}-V_{Tn})}.$

Esempio ( $k'_n=115$ , $k'_p=-30\ \mu\mathrm A/\mathrm V^2$ , $V_{Tn}=0{,}4$ , $V_{Tp}=-0{,}4\ \mathrm V$ , $\lambda_n=0{,}06$ , $\lambda_p=-0{,}1\ \mathrm V^{-1}$ , $V_{DD}=2{,}5\ \mathrm V$ ). Inverter pseudo-nMOS con $Z_n=4$ , $Z_p=2$ : $V_{OL}=0{,}176\ \mathrm V$ (con $\lambda=0$ : $0{,}142\ \mathrm V$ ; l'approssimazione dà $0{,}137\ \mathrm V$ ). Con $Z_n=6$ , $Z_p=2$ : $0{,}116\ \mathrm V$ . Più grande è $Z_n/Z_p$ , più basso è il livello; ma $V_{OL}$ non può mai raggiungere $0$ . La porta riesce a pilotare un ingresso solo se $V_{OL}<V_{IL}$ della porta pilotata con margine sufficiente; ogni riduzione di $V_{OL}$ costa area.

Formula (ritardi della logica pseudo-nMOS).

Salita ( $t_{pLH}$ ): l'uscita è caricata dal solo p-MOS di carico (la PDN è aperta): $t_{pLH}=0{,}69\,R_p\,C_L$ con $R_p=R_{p0}/Z_p$ , e $Z_p$ è piccolo: la transizione è lenta.

Discesa ( $t_{pHL}$ ): l'uscita è scaricata dalla PDN (nel caso peggiore con tutti i transistor in serie del ramo, valutato con Elmore: Porte logiche CMOS - ritardo di Elmore, fan-in e consumo), con $Z_n$ grande: veloce. Il p-MOS di carico sottrae parte della corrente (contrasto): si approssima $V_{FL}\approx0$ e si trascura il contrasto, ma è un'approssimazione ottimistica.

Esempio. Con $R_n = 3{,}25\ \mathrm{k\Omega}$ , $R_p = 15{,}75\ \mathrm{k\Omega}$ e $C_L = 23\ \mathrm{fF}$ : $t_{pHL} = 0{,}69 \cdot 3{,}25 \cdot 23 \approx 52\ \mathrm{ps}$ e $t_{pLH} = 0{,}69 \cdot 15{,}75 \cdot 23 \approx 250\ \mathrm{ps}$ .

Logica a pass-transistor e gate di trasmissione

Formula (livello alto trasmesso da un pass-transistor n-MOS). Un n-MOS con il gate a $V_{DD}$ trasmette bene il livello basso: porta il nodo di uscita a $0$ perché $V_{GS}=V_{DD}>V_{Tn}$ finché il nodo scende. Trasmette invece male il livello alto: se l'ingresso è $V_{DD}$ l'uscita sale finché $V_{GS}=V_{DD}-V_{out}$ scende fino a $V_{Tn}$ , quindi si ferma a $V_{OH}=V_{DD}-V_{Tn},$

Esempio. Con $V_{DD} = 2{,}5\ \mathrm V$ e una soglia $V_T \simeq 0{,}71\ \mathrm V$ (con effetto body) l'uscita alta è $2{,}5 - 0{,}71 = 1{,}79\ \mathrm V$ .

Formula (ritardo di Elmore di una catena di pass-transistor). Una catena di $n$ pass-transistor equivale a una scala RC: $n$ resistenze $R_{eq}$ in serie, con una capacità $C$ (somma di source, drain) per nodo. Il ritardo di Elmore (peso $k$ per la capacità del nodo $k$ , perché vede $k$ resistenze: Porte logiche CMOS - ritardo di Elmore, fan-in e consumo) è $t_p=0{,}69\,R_{eq}C\,\big(1+2+\dots+n\big)=0{,}69\,R_{eq}C\,\frac{n(n+1)}2\ \propto n^2.$

Esempio. Con $R_{eq}C = 10\ \mathrm{ps}$ e $n = 16$ : $t_p = 0{,}69 \cdot 10\ \mathrm{ps} \cdot \frac{16 \cdot 17}{2} \approx 938\ \mathrm{ps}$ .

Formula (buffer in una catena di pass-transistor: m ottimo). Il ritardo cresce col quadrato del numero di stadi. Per ridurlo si inseriscono buffer (inverter, che rigenerano il livello e interrompono la scala) ogni $m$ pass-transistor: $t_p=\frac nm\cdot0{,}69\,R_{eq}C\,\frac{m(m+1)}2+\Big(\frac nm-1\Big)t_{buf}\ \approx\ n\Big(0{,}345\,mR_{eq}C+\frac{t_{buf}}m\Big),$ con minimo per $m_{opt}=\sqrt{\frac{t_{buf}}{0{,}345\,R_{eq}C}}\approx1{,}7\sqrt{\frac{t_{buf}}{R_{eq}C}}.$

Esempio: $n=16$ , $R_{eq}=5\ \mathrm{k\Omega}$ , $C=2\ \mathrm{fF}$ ( $R_{eq}C=10\ \mathrm{ps}$ ), $t_{buf}=50\ \mathrm{ps}$ . Senza buffer $t_p=0{,}69\cdot10\ \mathrm{ps}\cdot136=938\ \mathrm{ps}$ ; con un buffer ogni $m$ stadi: $m=2$ : $516\ \mathrm{ps}$ ; $m=3$ : $437\ \mathrm{ps}$ ; $m=4$ : $426\ \mathrm{ps}$ ; $m=6$ : $470\ \mathrm{ps}$ ; $m_{opt}=1{,}7\sqrt5=3{,}8$ . Il buffer è utile anche perché ripristina il livello degradato: perciò inserire buffer in una lunga catena di pass-transistor serve a ripristinare i livelli logici e a ridurre il ritardo complessivo.

Logiche dinamiche - precarica e valutazione

Definizione (porta dinamica: fasi di precarica e di valutazione). Funzionamento in due fasi:

Precarica ( $Clk=0$ ): $M_p$ acceso, $M_e$ spento. L'uscita viene caricata a $V_{DD}$ (attraverso $R_p$ , con costante di tempo $R_pC_L$ , $t_{pLH}$ della precarica), indipendentemente dagli ingressi (nessun cammino a massa).

Valutazione ( $Clk=1$ ): $M_p$ spento, $M_e$ acceso. Se la PDN conduce (ingressi tali che $f=1$ ) l'uscita si scarica a $0$ ( $t_{pHL}=0{,}69R_nC_L$ con la serie di PDN e $M_e$ ); altrimenti l'uscita resta a $V_{DD}$ , conservata come carica su $C_L$ . Dunque dopo la valutazione $F=\overline f$ .

Esempio. Con $V_{DD} = 2{,}5\ \mathrm V$ : in precarica ( $Clk = 0$ ) l'uscita sale a $2{,}5\ \mathrm V$ ; in valutazione ( $Clk = 1$ ), se la PDN conduce, scende a $0$ con $t_{pHL} = 0{,}69\,R_nC_L$ (per $R_n = 6{,}5\ \mathrm{k\Omega}$ e $C_L = 20\ \mathrm{fF}$ : $90\ \mathrm{ps}$ ), altrimenti resta a $2{,}5\ \mathrm V$ .

V. Elementi di memoria

Latch, registri e parametri temporali

Definizione (latch e registro). Nel libro adottato un latch è sensibile al livello del clock, un registro è edge-triggered (sensibile al fronte). Molti testi chiamano flip-flop i dispositivi edge-triggered. Le due famiglie:

latch trasparente a clock alto (positivo): se $CLK=1$ l'uscita segue l'ingresso ( $Q=D$ ), se $CLK=0$ l'uscita mantiene il valore. Equazione: $Q=CLK\cdot D+\overline{CLK}\cdot Q$ (un multiplexer con uscita retroazionata). Il latch negativo è il duale (trasparente per $CLK=0$ ).

registro: campiona $D$ sul fronte del clock (di salita, per convenzione) e mantiene $Q$ per tutto il periodo.

Esempio. Latch positivo con $CLK = 1$ e $D = 1$ : $Q = 1$ ; se poi $CLK = 0$ e $D$ torna a $0$ , $Q$ resta $1$ . Un registro invece campiona $D$ solo sul fronte di salita del clock.

Definizione (tempo clock-uscita, di setup e di hold). Per un registro D (campionamento sul fronte di clock):

tempo di propagazione clock-uscita $t_{c\text{-}q}$ : ritardo tra il fronte di clock e la commutazione dell'uscita $Q$ (non tra $D$ e $Q$ );

tempo di setup $t_{su}$ : tempo per cui il dato $D$ deve rimanere stabile prima del fronte;

tempo di hold $t_{hold}$ : tempo per cui $D$ deve rimanere stabile dopo il fronte. Se $D$ cambia dentro la finestra $[-t_{su},+t_{hold}]$ attorno al fronte, il registro può non campionare correttamente o entrare in metastabilità (uscita a un livello intermedio per un tempo imprevedibile, che si ripercuote sugli stadi successivi).

Esempio. Con $t_{c\text{-}q} = 0{,}4\ \mathrm{ns}$ , $t_{su} = 0{,}2\ \mathrm{ns}$ e $t_{hold} = 0{,}3\ \mathrm{ns}$ : il dato deve restare stabile da $0{,}2\ \mathrm{ns}$ prima a $0{,}3\ \mathrm{ns}$ dopo il fronte, e l'uscita cambia $0{,}4\ \mathrm{ns}$ dopo il fronte.

Formula (periodo minimo e frequenza massima di clock). Tra due registri c'è una logica combinatoria con ritardo di propagazione massimo $t_{p,logic}$ e minimo (di contaminazione) $t_{cd,logic}$ . Il dato lanciato dal primo registro deve arrivare al secondo prima che il fronte successivo cominci la sua finestra di setup: $T_{min}\ \ge\ t_{c\text{-}q}+t_{p,logic}^{max}+t_{su},\qquad f_{max}=\frac1{T_{min}}.$

Esempio. Con $t_{c\text{-}q} = 0{,}4\ \mathrm{ns}$ , $t_{su} = 0{,}2\ \mathrm{ns}$ e logica massima $1{,}6\ \mathrm{ns}$ : $T_{min} = 2{,}2\ \mathrm{ns}$ e $f_{max} = 455\ \mathrm{MHz}$ .

Formula (vincolo di hold). Per l'hold: il nuovo dato non deve arrivare al secondo registro troppo presto, cioè prima che sia scaduto il tempo di hold del fronte appena passato: $t_{cd,reg}+t_{cd,logic}>t_{hold}$ (con $t_{cd,reg}$ ritardo di contaminazione del registro, $\approx t_{c\text{-}q}$ ). Il vincolo di hold non dipende dalla frequenza: se è violato non si risolve rallentando il clock. Si ripara aumentando il ritardo minimo (inserendo, per esempio, inverter in cascata tra i due registri).

Esempio. $t_{c\text{-}q}=0{,}4\ \mathrm{ns}$ , $t_{su}=0{,}2\ \mathrm{ns}$ , logica massima $1{,}6\ \mathrm{ns}$ : $T_{min}=2{,}2\ \mathrm{ns}$ , $f_{max}=455\ \mathrm{MHz}$ . Hold: con $t_{hold}=0{,}3\ \mathrm{ns}$ e logica minima $0{,}05\ \mathrm{ns}$ : $0{,}4+0{,}05=0{,}45>0{,}3$ : rispettato. Se i due registri fossero collegati direttamente ( $t_{cd,logic}=0$ ) con $t_{c\text{-}q}=0{,}2\ \mathrm{ns}<t_{hold}=0{,}3\ \mathrm{ns}$ la condizione sarebbe violata e il dato sbagliato si propagherebbe: la soluzione è inserire logica o ritardi (due inverter aggiungerebbero circa $0{,}1\ \mathrm{ns}$ ciascuno).

Registri dinamici, C2MOS, TSPC e registri a scorrimento

Definizione (registro a scorrimento). Un registro a scorrimento (shift register) è una cascata di $N$ registri D con lo stesso clock: l'uscita di ciascuno è l'ingresso del successivo e a ogni fronte il dato avanza di una posizione. Il primo registro riceve l'ingresso seriale; l'ultimo dà l'uscita seriale. Applicazioni:

conversione serie-parallelo: dopo $N$ fronti i bit entrati uno alla volta sono disponibili contemporaneamente sulle $N$ uscite;

conversione parallelo-serie: con un multiplexer in ingresso a ciascun registro che sceglie tra il dato parallelo (caricamento, load) e l'uscita del registro precedente (scorrimento);

linee di ritardo (un dato esce $N$ periodi dopo essere entrato), code FIFO, generatori di sequenze (LFSR).

Esempio. Registro a $4$ bit, inizialmente $0000$ , ingresso seriale $1,0,1,1$ (un bit per fronte, scorrimento verso destra): $0000\to1000\to0100\to1010\to1101$ .

Memorie a semiconduttore - struttura a matrice, decoder e ROM

Definizione (decoder di riga). Decoder di riga. Per $N$ bit di indirizzo $A_{N-1}\ldots A_0$ ci sono $2^N$ WL; $WL_i=1$ solo se l'indirizzo vale $i$ : $WL_0=\overline{A_0}\,\overline{A_1}\cdots\overline{A_{N-1}}$ (AND di tutte le variabili o negate: una NOR di $A_0\ldots A_{N-1}$ ). Con $5$ ingressi servono $32$ WL, con $14$ ingressi $16\,384$ WL (porte con tanti ingressi sarebbero lentissime: Porte logiche CMOS - ritardo di Elmore, fan-in e consumo). Si usa un decoder multistadio (predecodifica): si decodificano gruppi di indirizzi (per esempio $WL_0=(\overline{A_0}\,\overline{A_1})\cdot(\overline{A_2}\,\overline{A_3}\,\overline{A_4})$ ) e se ne combinano le uscite con porte a due ingressi, riducendo fan-in e ritardo.

Esempio. Con $N = 5$ bit di indirizzo ci sono $2^5 = 32$ word line; con $N = 14$ bit sono $2^{14} = 16\,384$ .

Definizione (ROM a MOS con struttura NOR). Per ogni bit line ( $BL_j$ ) c'è un dispositivo di pull-up (un p-MOS con gate a massa: è la logica pseudo-nMOS, Logica pseudo-nMOS e logiche a carico), e le celle sono n-MOS con gate sulla WL e drain sulla BL, source a massa.

Se la riga selezionata ( $WL_i=1$ ) ha un n-MOS sulla colonna $j$ , il transistor conduce e porta la BL a $V_{OL}$ (quasi $0$ ): bit $=0$ .

Se in quella cella manca il transistor (o il contatto), nessun cammino a massa: la BL rimane a $V_{DD}$ tirata dal carico: bit $=1$ . Le WL non selezionate sono a $0$ . Si programma con la maschera della regione attiva (si disegna o no il transistor) oppure con la maschera dei contatti (il transistor c'è sempre ma il drain può non essere collegato): la seconda lascia la cella più grande ( $11\lambda\times7\lambda$ contro $9{,}5\lambda\times7\lambda$ dei layout tipici) ma permette di programmare all'ultimo passo del processo. È una funzione combinatoria: una ROM con $N$ indirizzi e $M$ bit di uscita realizza $M$ funzioni di $N$ variabili (Dispositivi logici programmabili - PROM, PLA, PAL e CPLD).

Esempio. Tre WL e quattro BL con transistor in $(WL_0;BL_3,BL_1,BL_0)$ , $(WL_1;BL_3,BL_2)$ e $(WL_2;BL_2,BL_1)$ memorizzano $WL_0=0100$ , $WL_1=0011$ , $WL_2=1001$ (si legge $BL_3BL_2BL_1BL_0$ ; $0$ dove c'è il transistor). Il caso è quello del tema Esercizio 8 · memoria ROM a NOR, contenuto, ritardo di word line, carichi e potenza (tema d'esame settembre 2026).

Definizione (ROM a MOS con struttura NAND). In ogni colonna gli n-MOS sono in serie (una catena per bit line). Tutte le WL sono alte tranne quella selezionata (bassa): il transistor della riga selezionata, se c'è, si spegne e interrompe la catena (la BL resta a $V_{DD}$ : $1$ ); se la cella è programmata con un transistor "sempre acceso" (o è un semplice cortocircuito) la catena conduce e la BL va a $0$ . Quindi la logica è inversa a quella della NOR.

Non servono contatti verso massa o $V_{DD}$ per ogni cella: la cella è drasticamente più piccola.

Prestazioni peggiori: la catena di $N$ n-MOS ha resistenza $\approx N\,R_n$ e la scarica della BL è lenta (ritardo dominato dalla resistenza della serie). Confrontando una ROM a NOR con una a NAND: la struttura a NAND è più compatta ma meno veloce; la NOR è più veloce ma meno compatta.

Esempio. In una catena di $8$ n-MOS con $R_n = 6{,}5\ \mathrm{k\Omega}$ la resistenza della serie è circa $8 R_n = 52\ \mathrm{k\Omega}$ , otto volte quella di una cella di ROM a NOR: la scarica della bit line è otto volte più lenta.

Memorie non volatili - gate flottante, EPROM, EEPROM e Flash

Definizione (transistor a gate flottante). Per rendere riprogrammabile la cella si inserisce un secondo gate di polisilicio, il gate flottante (floating gate, FAMOS), completamente isolato da ossido, tra il canale e il gate di controllo.

Una carica (elettroni) intrappolata sul gate flottante vi rimane per anni (ritenzione tipica di circa $10$ anni) perché è circondata da ossido.

Gli elettroni sul gate flottante schermano il canale: la tensione di soglia vista dal gate di controllo aumenta di $\Delta V_T=-Q_{FG}/C_{cg}$ , dove $C_{cg}$ è la capacità tra gate di controllo e gate flottante. Esempio: $3000$ elettroni su $C_{cg}=1\ \mathrm{fF}$ : $\Delta V_T=3000\cdot1{,}6\cdot10^{-19}/10^{-15}=0{,}48\ \mathrm V$ .

Un transistor programmato (carico) ha una soglia così alta da restare spento a tutte le tensioni di gate di lettura, fino a $V_{DD}$ ( $V_{T,prog}>V_{DD}$ ): equivale all'assenza del transistor nella ROM a NOR (la bit line resta a $V_{DD}$ : bit $1$ ). Un transistor non programmato ha la soglia nominale e conduce con $V_{WL}=V_{DD}$ : bit $0$ .

La lettura non altera la carica: si porta la WL a $V_{DD}$ e si osserva se la bit line viene tirata giù.

Esempio. Con $3000$ elettroni sul gate flottante e $C_{cg} = 1\ \mathrm{fF}$ : $\Delta V_T = 3000 \cdot 1{,}6 \cdot 10^{-19}/10^{-15} = 0{,}48\ \mathrm V$ .

Definizione (confronto tra le memorie non volatili).

tipo programmazione cancellazione transistor/cella

ROM a maschera in fabbricazione no 1 (o nessuno)

PROM elettrica, una volta no 1

EPROM portatori caldi collettiva, UV 1

EEPROM tunnel (FLOTOX) elettrica, per cella 2

Flash portatori caldi o tunnel elettrica, per blocco 1

tipo	programmazione	cancellazione	transistor/cella
ROM a maschera	in fabbricazione	no	1 (o nessuno)
PROM	elettrica, una volta	no	1
EPROM	portatori caldi	collettiva, UV	1
EEPROM	tunnel (FLOTOX)	elettrica, per cella	2
Flash	portatori caldi o tunnel	elettrica, per blocco	1

Esempio. Per cancellare un solo bit: la EPROM cancella tutto il chip con UV ( $1$ transistor per cella), la EEPROM la singola cella ( $2$ transistor per cella), la Flash un blocco ( $1$ transistor per cella).

SRAM e DRAM

Proprietà (dimensionamento della cella SRAM a 6 transistor). La SRAM ha quindi un dimensionamento con vincoli opposti: driver > accesso (lettura) e accesso > pull-up (scrittura): pull-up < accesso < driver.

Esempio. Con fattori di forma $Z_{pull\text{-}up} = 1$ , $Z_{accesso} = 2$ e $Z_{driver} = 4$ si rispetta la condizione pull-up $<$ accesso $<$ driver, sia in lettura sia in scrittura.

Formula (lettura della DRAM a un transistor: condivisione di carica).

Lettura: si precarica la BL (capacità $C_{BL}\gg C_S$ ) a una tensione intermedia $V_{PRE}$ ( $\approx V_{DD}/2$ ) e si abilita WL: la carica si ridistribuisce tra $C_{BL}$ e $C_S$ (charge sharing) e il potenziale finale è $V_{PRE}+\Delta V$ : $C_{BL}V_{PRE}+C_SV_{X,W}=(C_{BL}+C_S)(V_{PRE}+\Delta V)\ \Rightarrow\ \Delta V=\frac{C_S}{C_{BL}+C_S}\,\big(V_{X,W}-V_{PRE}\big).$

Esempio. Con $C_{BL} = 300\ \mathrm{fF}$ , $C_S = 30\ \mathrm{fF}$ , $V_{PRE} = 1{,}25\ \mathrm V$ e $V_X = 2{,}5\ \mathrm V$ : $\Delta V = \frac{30}{330}\,(2{,}5 - 1{,}25) \approx 114\ \mathrm{mV}$ .

VI. Blocchi funzionali dei sistemi digitali

Blocchi logici di un microprocessore - ALU, bus e logica tri-state

Formula (sottrazione in complemento a due con lo stesso sommatore). Sottrazione. In complemento a due $A-B=A+\overline B+1$ (Rappresentazione dei numeri e dell'informazione): si usano gli stessi sommatori, con una porta XOR su ogni ingresso $B_i$ comandata da un segnale "sottrai" (che inverte $B$ quando vale $1$ ) e lo stesso segnale come riporto in ingresso $C_{in}$ .

Esempio ( $N=4$ ). $A=0110$ ( $6$ ), $B=0011$ ( $3$ ): somma $1001$ ( $9$ ); sottrazione: $\overline B=1100$ , $0110+1100+1=1\,0011$ , risultato $0011$ ( $3$ ) con riporto $1$ ; AND: $0010$ ; OR: $0111$ .

Definizione (flag della ALU). Flag:

Z (zero): tutti i bit del risultato sono $0$ ;

C (carry): riporto dell'ultimo stadio (per i numeri senza segno, indica overflow nella somma e assenza di prestito nella sottrazione);

N (negativo): bit più significativo del risultato;

V (overflow, numeri con segno): vale $1$ se gli operandi hanno lo stesso segno e il risultato il segno opposto: con $A=0110$ ( $6$ ) e $B=0101$ ( $5$ ) il risultato $1011$ ( $-5$ in complemento a due, invece di $11$ ) segnala overflow. Equivale a $C_{N-1}\oplus C_N$ (riporto in ingresso e in uscita dell'ultimo stadio). Il percorso critico di una ALU è quello della somma: la velocità dipende dal sommatore usato (Sommatori veloci - carry-bypass, carry-select e square-root).

Esempio. Con $A = 0110$ ( $6$ ) e $B = 0101$ ( $5$ ) su $4$ bit: la somma è $1011$ , con $V = 1$ (operandi positivi e risultato negativo), $N = 1$ , $Z = 0$ e $C = 0$ .

Sommatori - full adder e ripple-carry

Formula (full adder). Il full adder (sommatore completo a un bit) ha per tabella di verità $S=A\oplus B\oplus C_{in}=\overline A\,\overline B\,C_{in}+\overline AB\,\overline{C_{in}}+A\overline B\,\overline{C_{in}}+ABC_{in},\qquad C_{out}=AB+BC_{in}+AC_{in}.$

Esempio. Con $A = 1$ , $B = 1$ e $C_{in} = 1$ : $S = 1 \oplus 1 \oplus 1 = 1$ e $C_{out} = 1$ (almeno due ingressi valgono $1$ ).

Definizione (generate, propagate, delete e riporto). Il riporto d'uscita è la funzione maggioranza: vale $1$ se almeno due ingressi valgono $1$ . Si ottimizza il circuito con tre segnali:

generate $G=AB$ : lo stadio genera un riporto $1$ indipendentemente da $C_{in}$ ;

propagate $P=A\oplus B$ (o $A+B$ ): lo stadio propaga il riporto d'ingresso;

delete (kill) $D=\overline A\,\overline B$ : lo stadio cancella il riporto (uscita $0$ qualunque $C_{in}$ ). Allora $C_{out}=G+P\cdot C_{in},\qquad S=P\oplus C_{in}.$

Esempio. Con $A = 1$ e $B = 0$ : $P = 1$ e $G = 0$ , quindi $C_{out} = C_{in}$ ; con $A = B = 1$ : $G = 1$ e $C_{out} = 1$ qualunque sia $C_{in}$ .

Formula (ritardo del sommatore ripple-carry, caso peggiore). Un sommatore a $N$ bit si ottiene collegando $N$ full adder in cascata: $C_{out,i}=C_{in,i+1}$ . Il riporto "si propaga a onda" (ripple) dal bit meno significativo al più significativo. Indicati $t_s$ il ritardo del sum (da $C_{in}$ a $S$ ) e $t_c$ il ritardo di carry (da $C_{in}$ a $C_{out}$ ) di un full adder, e con $C_{in,0}=0$ :

il bit $i$ dà la somma al tempo $t_s+\big(\text{ritardi di riporto accumulati fino allo stadio }i\big)$ ;

nel caso peggiore (riporto che attraversa tutti gli stadi: tutti $P=1$ ) l'ultimo bit attende $N-1$ ritardi di carry: $\boxed{t_{add}=(N-1)\,t_c+t_s}\qquad(\text{lineare in }N).$

Esempio numerico. $t_c=100\ \mathrm{ps}$ , $t_s=150\ \mathrm{ps}$ : $N=4$ : $450\ \mathrm{ps}$ ; $N=16$ : $1650\ \mathrm{ps}$ ; $N=32$ : $3250\ \mathrm{ps}$ : raddoppiando il numero di bit il ritardo raddoppia circa. È il sommatore più semplice e compatto, ma lento: per le larghezze maggiori si usano architetture più veloci (Sommatori veloci - carry-bypass, carry-select e square-root).

Sommatori veloci - carry-bypass, carry-select e square-root

Formula (ritardo del carry-bypass e dimensione ottima dei blocchi). Ritardo nel caso peggiore ( $N$ bit, blocchi da $M$ ): il riporto deve (1) essere generato nel primo stadio del primo blocco e attraversare lo stesso blocco ( $M\,t_{carry}$ ), (2) saltare i blocchi successivi attraverso i loro multiplexer ( $N/M-1$ multiplexer in totale, uno per ogni blocco dopo il primo), (3) attraversare i $M-1$ stadi dell'ultimo blocco e produrre la somma: $t_{add}=t_{setup}+M\,t_{carry}+\Big(\frac NM-1\Big)t_{mux}+(M-1)\,t_{carry}+t_{sum}.$ Il termine in $M$ è $(2M-1)\,t_{carry}$ : aumentando $M$ cresce la parte di ripple dentro i blocchi estremi, diminuendo $M$ crescono i multiplexer. Derivando rispetto a $M$ : $M_{opt}=\sqrt{\frac{N\,t_{mux}}{2\,t_{carry}}}.$

Esempio. Con $N = 32$ e tutti i ritardi uguali a $T$ : $M_{opt} = \sqrt{32/2} = 4$ e $t_{add} = T + 4T + 7T + 3T + T = 16\,T$ .

Formula (ritardo del linear carry-select e dimensione ottima dei blocchi). Linear carry-select (blocchi tutti da $M$ bit, $N/M$ blocchi): $t_{add}=t_{setup}+M\,t_{carry}+\frac NM\,t_{mux}+t_{sum},\qquad M_{opt}=\sqrt{\frac{N\,t_{mux}}{t_{carry}}}.$

Esempio. Con $N = 32$ , $M = 8$ e tutti i ritardi uguali a $T$ : $t_{add} = T + 8T + 4T + T = 14\,T$ .

Formula (ritardo del square-root carry-select). Nel linear carry-select il blocco $j$ aspetta il riporto del blocco $j-1$ , che arriva un multiplexer dopo il precedente: nel frattempo ha già finito di calcolare le due alternative. Si può quindi dare ai blocchi successivi un bit in più del precedente: ciascuno impiega $t_{mux}$ in più per il riporto, e può quindi elaborare un bit in più in parallelo (con $t_{carry}$ per bit). Blocchi di $M,\,M+1,\,M+2,\dots,M+K-1$ bit: $N=\sum_{j=0}^{K-1}(M+j)=MK+\frac{K(K-1)}2\ \approx\ \frac{K^2}2\quad(M\text{ piccolo}),\qquad K\approx\sqrt{2N}.$ $t_{add}=t_{setup}+M\,t_{carry}+K\,t_{mux}+t_{sum}\ \approx\ t_{setup}+M\,t_{carry}+\sqrt{2N}\,t_{mux}+t_{sum}.$

Esempio. Con $N = 32$ e $M = 3$ : blocchi da $3, 4, 5, 6, 7, 8$ bit ( $33$ bit), $K = 6$ e, con ritardi tutti uguali a $T$ , $t_{add} = T + 3T + 6T + T = 11\,T$ .

Traslatori, comparatori e moltiplicatori

Definizione (traslatori: shift logico, aritmetico e rotazione). Un traslatore sposta i bit di una parola di $k$ posizioni. Tipi, per una parola $a_{N-1}\dots a_0$ :

shift logico a sinistra (LSL): i bit si spostano verso l'MSB, si entra con $0$ da destra: equivale a moltiplicare per $2^k$ (senza overflow);

shift logico a destra (LSR): si entra con $0$ da sinistra: divisione per $2^k$ per i numeri senza segno;

shift aritmetico a destra (ASR): si replica il bit di segno da sinistra: divisione per $2^k$ per i numeri in complemento a due;

rotazione (ROL, ROR): i bit usciti da un lato rientrano dall'altro.

Esempio. $0001\,0110$ ( $22$ ), LSL di $2$ : $0101\,1000$ ( $88 = 22 \cdot 4$ ); $1110\,0100$ ( $-28$ ), ASR di $1$ : $1111\,0010$ ( $-14$ ).

Formula (comparatore di grandezza). Grandezza (senza segno). Si confrontano i bit a partire dal più significativo: $A>B$ se al primo bit in cui differiscono $A_i=1$ e $B_i=0$ . Con $g_i=A_i\overline{B_i}$ (qui $A_i>B_i$ ) e $e_i$ come sopra: $GT=g_{N-1}+e_{N-1}\big(g_{N-2}+e_{N-2}(g_{N-3}+\dots)\big),\qquad LT\text{ analogo},\quad EQ=\prod e_i.$

Esempio: $A=1011$ , $B=1001$ : $e_3=1$ (1,1), $e_2=1$ (0,0), il bit $1$ : $A_1=1>B_1=0$ ( $g_1=1$ ): quindi $GT=0+1\cdot(0+1\cdot1)=1$ , $A>B$ ( $11>9$ ).

Proprietà (confronto tramite sottrazione e flag). Con la sottrazione. Si calcola $A-B=A+\overline B+1$ e si legge: $Z$ per l'uguaglianza; per i numeri senza segno $A\ge B$ se il riporto d'uscita vale $1$ (nessun prestito); per i numeri con segno $A<B$ se $N\oplus V$ vale $1$ (segno del risultato corretto dall'overflow). È il metodo dei processori (flag $Z$ , $C$ , $N$ , $V$ ).

Esempio. Con $A = 0110$ ( $6$ ) e $B = 0011$ ( $3$ ) su $4$ bit senza segno: $A + \overline B + 1 = 0110 + 1100 + 1 = 1\,0011$ , con riporto d'uscita $1$ , quindi $A \ge B$ .

Definizione (prodotto come somma di prodotti parziali traslati). Il prodotto di due numeri senza segno di $N$ bit ha $2N$ bit. Per ogni bit $B_j$ del moltiplicatore si forma un prodotto parziale $PP_j=A\cdot B_j$ (un AND per bit) traslato di $j$ posizioni e si sommano tutti.

Esempio ( $4\times4$ bit): $A=1011\ (11)$ , $B=1101\ (13)$ :

Formula (moltiplicatore a matrice: numero di celle e ritardo). Moltiplicatore a matrice (array): $N^2$ porte AND generano i prodotti parziali e una matrice di $N(N-1)$ full adder ne somma le righe (il riporto di ciascuna riga si propaga alla successiva): $N=4$ : $16$ AND e $12$ full adder. Il cammino critico attraversa circa $2N$ celle: ritardo $\approx(2N-2)\,t_{carry}+t_{sum}$ , lineare in $N$ ma con area quadratica ( $O(N^2)$ celle).

Esempio. Con $N = 4$ : $16$ porte AND e $12$ full adder; con $t_{carry} = 100\ \mathrm{ps}$ e $t_{sum} = 150\ \mathrm{ps}$ il ritardo è circa $(2N - 2)\,t_{carry} + t_{sum} = 750\ \mathrm{ps}$ .

VII. Circuiti logici programmabili e FPGA

Dispositivi logici programmabili - PROM, PLA, PAL e CPLD

Definizione (PROM, PLA e PAL: piani AND e OR).

architettura piano AND piano OR caratteristiche

PROM fisso (decoder: tutti i mintermini) programmabile semplice; $2^N$ prodotti: impraticabile per molti ingressi

PLA programmabile programmabile dimensione del piano AND indipendente dagli ingressi; più lenta (due livelli di collegamenti programmabili, più lenti dei fissi)

PAL programmabile fisso più veloce della PLA; il piano OR fisso limita il numero di implicanti per uscita

architettura	piano AND	piano OR	caratteristiche
PROM	fisso (decoder: tutti i mintermini)	programmabile	semplice; $2^N$ prodotti: impraticabile per molti ingressi
PLA	programmabile	programmabile	dimensione del piano AND indipendente dagli ingressi; più lenta (due livelli di collegamenti programmabili, più lenti dei fissi)
PAL	programmabile	fisso	più veloce della PLA; il piano OR fisso limita il numero di implicanti per uscita

Esempio. Con $N = 3$ ingressi una PROM ha $2^3 = 8$ prodotti nel piano AND; la funzione $y = ac + \overline b\,\overline c$ in una PLA ne richiede solo $2$ .

FPGA - LUT, slice e risorse della famiglia 7

Definizione (LUT a k ingressi). La look-up table (LUT) a $k$ ingressi è una piccola memoria di $2^k$ celle SRAM da $1$ bit, indirizzata dai $k$ ingressi, con un multiplexer $2^k\to1$ in uscita: gli ingressi della funzione sono i segnali di selezione del multiplexer, e il contenuto delle celle è la tabella di verità della funzione. Qualsiasi funzione combinatoria di $k$ variabili si realizza riscrivendo le celle, con ritardo costante attraverso la LUT: il tempo dipende solo dal numero di ingressi, non dalla complessità della funzione. Il numero di funzioni diverse è $2^{2^k}$ : $256$ per $k=3$ , $2^{64}$ per $k=6$ .

Esempio: $y=(a\cdot b)+\overline c$ con LUT a $3$ ingressi. Tabella per $abc=000,001,\ldots,111$ : $y=1,0,1,0,1,0,1,1$ ; i bit programmati sono quindi $10101011$ (indirizzo $abc$ ). Se la funzione ha più ingressi di quelli della LUT si combinano più LUT attraverso multiplexer dedicati.

VIII. VHDL e progetto su FPGA

Simulazione, testbench, vincoli di temporizzazione e flusso su FPGA

Formula (slack di setup, slack di hold e frequenza massima). L'analisi statica di temporizzazione controlla ogni cammino tra due registri (e da/verso i pin) con gli stessi vincoli visti per il registro (Latch, registri e parametri temporali):

slack di setup: $\text{slack}_{setup}=T-\big(t_{c\text{-}q}+t_{logica}+t_{routing}-t_{skew}+t_{su}\big)$ ; se $\ge0$ il cammino rispetta il periodo di clock $T$ ; il minimo su tutti i cammini è il WNS (worst negative slack). Il cammino con lo slack minore è il cammino critico.

slack di hold: $\text{slack}_{hold}=t_{c\text{-}q}+t_{cd,logica}+t_{routing}-t_{skew}-t_{hold}\ge0$ (indipendente da $T$ ).

Frequenza massima: $f_{max}=1/(T-WNS)$ se $WNS<T$ .

Esempio. $T=10\ \mathrm{ns}$ ( $100\ \mathrm{MHz}$ ). Un cammino ha $t_{c\text{-}q}=0{,}5$ , logica e routing $7{,}8$ , $t_{su}=0{,}4$ ( $\mathrm{ns}$ ): ritardo totale $8{,}7\ \mathrm{ns}$ , slack $+1{,}3\ \mathrm{ns}$ , $f_{max}=1/8{,}7\ \mathrm{ns}=115\ \mathrm{MHz}$ . Se il cammino fosse lungo $11{,}2\ \mathrm{ns}$ : slack $-1{,}2\ \mathrm{ns}$ : la frequenza di $100\ \mathrm{MHz}$ non è raggiungibile, $f_{max}=89\ \mathrm{MHz}$ .