Logica pseudo-nMOS e logiche a carico

La logica CMOS complementare (Porte logiche CMOS - struttura statica complementare e dimensionamentoUna porta CMOS statica complementare ha una rete di pull-down (PDN, n-MOS) verso massa e una di pull-up (PUN, p-MOS) verso V_DD, duali tra loro: serie ↔ parallelo. La PDN conduce quando la funzione f degli ingressi vale 1 e porta l'uscita a 0, quindi F = NOT f (le porte a uno stadio sono invertenti). Serie di n-MOS = AND, parallelo = OR; i p-MOS (chiusi con ingresso basso) fanno l'opposto. Escursione completa, nessun consumo statico, ritardo da R e C di uscita. Dimensionamento: si parte dall'inverter di riferimento (Z_n = 1, Z_p = r ≈ 2,4) e si scala ogni transistor del numero di transistor della serie peggiore a cui appartiene, così che la resistenza nel caso peggiore uguagli quella dell'inverter (NAND2: Z_n = 2, Z_p = r; NOR2: Z_n = 1, Z_p = 2r). Per un obiettivo R_pd = R*: Z_n = m R_n0/R* con m transistor in serie nel cammino peggiore. Per minimizzare la capacità di uscita si collegano all'uscita meno drain possibile.Porte logiche CMOS - struttura statica complementare e dimensionamento →) usa $2N$ transistor per $N$ ingressi: ogni ingresso carica un n-MOS e un p-MOS. Se si accetta di perdere qualcosa sul livello basso si può sostituire la PUN con un solo transistor che fa da carico: si ottiene una logica a rapporto (ratioed logic), perché i livelli logici dipendono dal rapporto tra le dimensioni dei transistor.

Struttura della porta pseudo-nMOS

• PDN: la stessa rete di n-MOS della CMOS complementare, tra l'uscita e massa.
• Carico: un p-MOS con il gate collegato a massa (sempre acceso, $V_{SG}=V_{DD}$) tra $V_{DD}$ e l'uscita.

Funzionamento: se la PDN non conduce (tutti i rami aperti) l'uscita è tirata a $V_{DD}$ dal p-MOS: $V_{OH}=V_{DD}$. Se la PDN conduce, p-MOS e PDN formano un partitore: l'uscita non va a $0$ ma a un livello $V_{OL}>0$ e scorre corrente continua da $V_{DD}$ a massa. La funzione è $F=\overline f$ come nella CMOS statica. Per $N$ ingressi servono $N+1$ transistor (invece di $2N$): meno area e minore capacità sugli ingressi. Per questo è usata in strutture molto larghe (decoder, PLA, ROM: Memorie a semiconduttore - struttura a matrice, decoder e ROMLe memorie a semiconduttore si classificano in lettura/scrittura (SRAM, DRAM: volatili) e sola lettura (ROM a maschera, PROM, EPROM, EEPROM, Flash: non volatili); l'accesso è casuale o non casuale (FIFO, registri a scorrimento, CAM). La struttura è a matrice di celle: una word line (WL) seleziona una riga attraverso il decoder di riga (N indirizzi → 2^N WL), una bit line (BL) porta il dato alla colonna scelta dal decoder/multiplexer di colonna e dal sense amplifier. La ROM a NOR ha per ogni bit line un p-MOS di carico e n-MOS dove il bit è 0 (con WL alta tirano la BL a massa): compatta e veloce; la ROM a NAND ha serie di n-MOS ed è molto più piccola ma più lenta. Ritardo di una WL: R del polisilicio × C dei gate (Elmore); di una BL: C dei drain con la R dei transistor o del carico.Memorie a semiconduttore - struttura a matrice, decoder e ROM →).

Livello logico basso $V_{OL}$

Formula (livello logico basso della logica pseudo-nMOS). Con $V_{in}=V_{DD}$ e un solo ramo conduttivo (caso peggiore, PDN equivalente con fattore $Z_n$) l'n-MOS ha $V_{DS}=V_{OL}$ piccolo ed è in zona lineare, il p-MOS ha $V_{SD}=V_{DD}-V_{OL}$ grande ed è in saturazione (per $V_{SD}\ge V_{DD}-\lvert V_{Tp}\rvert$). Uguagliando le correnti: $$k'_nZ_n\Big[(V_{DD}-V_{Tn})V_{OL}-\frac{V_{OL}^2}2\Big]=\frac{\lvert k'_p\rvert}2Z_p\,(V_{DD}-\lvert V_{Tp}\rvert)^2\,\big(1+\lvert\lambda_p\rvert(V_{DD}-V_{OL})\big).$$ Equazione di secondo grado in $V_{OL}$ (scegliere la radice con $V_{OL}<V_{DD}-V_{Tn}$). Si verifica poi la regione dei due transistor. Per $V_{OL}\ll V_{DD}-V_{Tn}$ e $\lambda=0$ vale l'approssimazione $$V_{OL}\approx\frac{\lvert k'_p\rvert Z_p\,(V_{DD}-\lvert V_{Tp}\rvert)^2}{2\,k'_nZ_n\,(V_{DD}-V_{Tn})}.$$

Esempio ($k'_n=115$, $k'_p=-30\ \mu\mathrm A/\mathrm V^2$, $V_{Tn}=0{,}4$, $V_{Tp}=-0{,}4\ \mathrm V$, $\lambda_n=0{,}06$, $\lambda_p=-0{,}1\ \mathrm V^{-1}$, $V_{DD}=2{,}5\ \mathrm V$). Inverter pseudo-nMOS con $Z_n=4$, $Z_p=2$: $V_{OL}=0{,}176\ \mathrm V$ (con $\lambda=0$: $0{,}142\ \mathrm V$; l'approssimazione dà $0{,}137\ \mathrm V$). Con $Z_n=6$, $Z_p=2$: $0{,}116\ \mathrm V$. Più grande è $Z_n/Z_p$, più basso è il livello; ma $V_{OL}$ non può mai raggiungere $0$. La porta riesce a pilotare un ingresso solo se $V_{OL}<V_{IL}$ della porta pilotata con margine sufficiente; ogni riduzione di $V_{OL}$ costa area.

Potenza statica

Quando l'uscita è bassa la corrente di regime è quella del carico: $I=I_{Dn}$ calcolata al punto di lavoro, e $P_{stat}=V_{DD}\,I$. Nell'esempio $Z_n=4$, $Z_p=2$: $I=163\ \mu\mathrm A$ e $P=2{,}5\cdot163\ \mu\mathrm A=0{,}41\ \mathrm{mW}$, anche senza commutazioni. Quando l'uscita è alta la PDN non conduce e il consumo statico è (ideale) nullo. Perciò la pseudo-nMOS si usa solo dove il numero di ingressi o la velocità giustificano il costo. Il consumo statico dipende dal p-MOS di carico: un carico più debole riduce corrente e potenza ma allunga il ritardo di salita.

Ritardi

Formula (ritardi della logica pseudo-nMOS).

• Salita ($t_{pLH}$): l'uscita è caricata dal solo p-MOS di carico (la PDN è aperta): $t_{pLH}=0{,}69\,R_p\,C_L$ con $R_p=R_{p0}/Z_p$, e $Z_p$ è piccolo: la transizione è lenta.
• Discesa ($t_{pHL}$): l'uscita è scaricata dalla PDN (nel caso peggiore con tutti i transistor in serie del ramo, valutato con Elmore: Porte logiche CMOS - ritardo di Elmore, fan-in e consumoIl ritardo di una porta dipende dalla configurazione degli ingressi: si calcola il caso peggiore (un solo cammino conduttivo, il più resistivo) e il caso migliore. Per una rete RC con transistor in serie si usa il ritardo di Elmore: t = 0,69 Σ_k C_k · R_k, con R_k la resistenza totale tra il nodo k e il generatore (massa o V_DD) lungo il cammino e C_k la capacità del nodo. Per NAND2 con R_n = R_p: t_pLH (caso peggiore) = 0,69 R_p C, t_pHL = 0,69·2R_n C, quindi t_pHL = 2 t_pLH; per NOR2 è l'opposto. Una NOR a N ingressi (tutti i transistor uguali, nodi interni trascurati): t_pLH = 0,69 R_p C N(N+1), t_pHL = 0,69 R_n C (N+1): il ritardo cresce col quadrato del fan-in, perciò si evitano fan-in maggiori di 4. Rimedi: dimensionamento progressivo (transistor più grandi dal lato opposto all'uscita), riordino degli ingressi (il più tardivo vicino all'uscita), cascata di porte con meno ingressi, buffer. La potenza dinamica dipende dalla probabilità di commutazione.Porte logiche CMOS - ritardo di Elmore, fan-in e consumo →), con $Z_n$ grande: veloce. Il p-MOS di carico sottrae parte della corrente (contrasto): si approssima $V_{FL}\approx0$ e si trascura il contrasto, ma è un'approssimazione ottimistica.

Esempio. Con $R_n = 3{,}25\ \mathrm{k\Omega}$, $R_p = 15{,}75\ \mathrm{k\Omega}$ e $C_L = 23\ \mathrm{fF}$: $t_{pHL} = 0{,}69 \cdot 3{,}25 \cdot 23 \approx 52\ \mathrm{ps}$ e $t_{pLH} = 0{,}69 \cdot 15{,}75 \cdot 23 \approx 250\ \mathrm{ps}$.

• Esempio: $C_L=20\ \mathrm{fF}$ più le capacità di drain ($C_{d0}=2\ \mathrm{fF}/\mu\mathrm m$, $L=0{,}25\ \mu\mathrm m$): $C_L=20+4+1=23\ \mathrm{fF}$. $R_n=13/4=3{,}25\ \mathrm{k\Omega}$, $R_p=31{,}5/2=15{,}75\ \mathrm{k\Omega}$: $t_{pHL}=0{,}69\cdot3{,}25\ \mathrm{k\Omega}\cdot23\ \mathrm{fF}=52\ \mathrm{ps}$, $t_{pLH}=0{,}69\cdot15{,}75\ \mathrm{k\Omega}\cdot23\ \mathrm{fF}=250\ \mathrm{ps}$: salita cinque volte più lenta della discesa.

Il compromesso di dimensionamento: $Z_p$ piccolo $\Rightarrow$ $V_{OL}$ basso e potenza bassa, ma salita lenta; $Z_n/Z_p$ grande $\Rightarrow$ $V_{OL}$ bassa, ma $Z_n$ più grande aumenta le capacità.

Altri carichi e altre applicazioni

• Un n-MOS con il gate a $V_{DD}$ e il source a massa è un carico di pull-down sempre acceso (schema pseudo-pMOS): tiene definito a livello basso un nodo pilotato da una rete di p-MOS, che altrimenti andrebbe in alta impedenza; l'uscita alta e quella bassa si ottengono ancora da un partitore tra la rete e il carico (Esercizio 2 · pass-transistor a p-MOS, livelli degradati e ripristino con n-MOS di retroazione (tema d'esame giugno 2025)).
• Le ROM a NOR hanno per ogni bit line un p-MOS di carico a massa; la bit line è tirata a $V_{DD}$ se nessun n-MOS conduce e a $V_{OL}$ se almeno uno conduce: stesso calcolo di $V_{OL}$ (Memorie a semiconduttore - struttura a matrice, decoder e ROMLe memorie a semiconduttore si classificano in lettura/scrittura (SRAM, DRAM: volatili) e sola lettura (ROM a maschera, PROM, EPROM, EEPROM, Flash: non volatili); l'accesso è casuale o non casuale (FIFO, registri a scorrimento, CAM). La struttura è a matrice di celle: una word line (WL) seleziona una riga attraverso il decoder di riga (N indirizzi → 2^N WL), una bit line (BL) porta il dato alla colonna scelta dal decoder/multiplexer di colonna e dal sense amplifier. La ROM a NOR ha per ogni bit line un p-MOS di carico e n-MOS dove il bit è 0 (con WL alta tirano la BL a massa): compatta e veloce; la ROM a NAND ha serie di n-MOS ed è molto più piccola ma più lenta. Ritardo di una WL: R del polisilicio × C dei gate (Elmore); di una BL: C dei drain con la R dei transistor o del carico.Memorie a semiconduttore - struttura a matrice, decoder e ROM →).
• Le PLA e i decoder di riga a NOR usano ancora questo schema.

Errori comuni

• Dire che $V_{OL}=0$: dipende dal rapporto delle dimensioni.
• Dimenticare la potenza statica: la porta consuma corrente per tutto il tempo in cui l'uscita è bassa.
• Calcolare $t_{pLH}$ con $R_n$ (la salita è del p-MOS di carico).
• Usare la zona lineare per il p-MOS: ha $V_{SD}$ grande (quasi $V_{DD}$) ed è in saturazione, e l'n-MOS è lineare (verificare comunque).