Catene di inverter e buffer CMOS

Un inverter minimo ha una capacità di ingresso piccola ($C_g$ di due transistor piccoli) ma una corrente piccola; se deve pilotare un carico grande (una linea lunga, un'uscita del chip, il decoder di una memoria) $t_p=0{,}69R\,C_L$ diventa enorme. Ingrandire direttamente l'inverter rende veloce l'uscita ma rende grande la capacità di ingresso, che carica la porta precedente: il ritardo si sposta a monte (Invertitore CMOS - ritardo di propagazioneIn commutazione l'inverter è un circuito RC del primo ordine: il tempo di propagazione al 50% vale t_p = ln2·τ = 0,69·R·C. Con R_n e R_p resistenze equivalenti e C_L = C_int + C_ext (intrinseca = capacità di drain di n-MOS e p-MOS; estrinseca = gate delle porte pilotate e interconnessioni): t_pHL = 0,69 R_n C_L, t_pLH = 0,69 R_p C_L. Con Z_p = βZ_n, R_p/R_n = r/β (r = R_p0/R_n0 ≈ 2,4): il bilanciamento dinamico (t_pHL = t_pLH) richiede β = r, mentre il minimo del ritardo medio con carico a gate si ha per β = √r. Moltiplicando Z_n e Z_p per S: t_p = t_p0 (1 + C_ext/(S C_int,ref)): a carico estrinseco dominante raddoppiare le larghezze dimezza il ritardo; con carico intrinseco dominante non cambia (autocaricamento).Invertitore CMOS - ritardo di propagazione →). La soluzione è un buffer: una catena di inverter di dimensioni gradualmente crescenti.

Domande: quanti stadi servono per minimizzare il ritardo, e come dimensionarli?

Ritardo di una catena

Formula (ritardo di una catena di inverter). Siano $N$ inverter in cascata, con capacità di gate in ingresso $C_{gin,1},\dots,C_{gin,N}$ e carico finale $C_{gin,N+1}=C_L$. Lo stadio $j$ è dimensionato come l'inverter di riferimento scalato di $S_j$, quindi $C_{gin,j}=S_jC_{g,ref}$ e $C_{int,j}=S_jC_{int,ref}$. Il suo carico è la capacità intrinseca più l'ingresso dello stadio seguente: $C_{L,j}=C_{int,j}+C_{gin,j+1}$. Definito il fan-out $f_j=\dfrac{C_{ext,j}}{C_{gin,j}}=\dfrac{C_{gin,j+1}}{C_{gin,j}}$ e $\gamma=\dfrac{C_{int,ref}}{C_{g,ref}}$ (rapporto tra capacità intrinseca e capacità di gate: tipicamente $1$–$2$): $$t_{p,j}=t_{p0}\Big(1+\frac{C_{gin,j+1}}{\gamma\,C_{gin,j}}\Big)=t_{p0}\Big(1+\frac{f_j}{\gamma}\Big),\qquad t_p=\sum_{j=1}^Nt_{p,j}.$$

Esempio. Con $t_{p0} = 15{,}4\ \mathrm{ps}$, $\gamma = 1$ e fan-out $f = 4$ ogni stadio ritarda $t_{p0}\,(1 + 4) = 77\ \mathrm{ps}$.

Dimensionamento ottimo a $N$ fissato

Formula (dimensionamento ottimo della catena a N fissato). Le incognite sono $C_{gin,2},\dots,C_{gin,N}$ ($N-1$ valori). Annullando le derivate parziali di $t_p$ si ottiene $$\frac{C_{gin,j+1}}{C_{gin,j}}=\frac{C_{gin,j}}{C_{gin,j-1}},$$ cioè tutti gli stadi hanno lo stesso fan-out $f$ (la dimensione di ciascuno è la media geometrica di quelle dei vicini, $C_{gin,j}=\sqrt{C_{gin,j-1}C_{gin,j+1}}$) e quindi lo stesso ritardo. Posto $F=C_L/C_{gin,1}$, si ha $f^N=F$: $$f=\sqrt[N]{F},\qquad t_p=N\,t_{p0}\Big(1+\frac{\sqrt[N]F}{\gamma}\Big).$$

Esempio. Con $F = 64$, $N = 3$ e $\gamma = 1$: $f = 64^{1/3} = 4$ e $t_p = 3\,t_{p0}\,(1 + 4) = 15\,t_{p0}$.

Gli stadi successivi al primo hanno fattori di scala $f,f^2,\dots,f^{N-1}$ rispetto al primo.

Numero ottimo di stadi

Formula (fan-out ottimo e numero ottimo di stadi). Con $F$ fissato, $N=\ln F/\ln f$ e il ritardo come funzione di $f$ è $t_p=t_{p0}\dfrac{\ln F}{\ln f}\Big(1+\dfrac f\gamma\Big)$. Annullando la derivata: $$\ln f=1+\frac\gamma f.$$

Per $\gamma=0$ (autocaricamento trascurabile) $f=e\approx2{,}72$ e $N=\ln F$; per $\gamma=1$, $f\approx3{,}6$; per $\gamma=1{,}6$, $f\approx4{,}0$. La soluzione è piatta: scegliere $f$ tra $3$ e $5$ è quasi equivalente.

Esempio (con $\gamma=1$, in unità di $t_{p0}$) per $F=C_L/C_{in}=64$:

Il minimo è a $N=3$ ($f=4$); con $4$ stadi si peggiora di poco ($15{,}3$) e si spreca area; con un solo inverter si è oltre quattro volte più lenti.

Esempio numerico con i dati del corso. L'inverter di riferimento ha $Z_n=1$, $Z_p=2{,}42$, $C_g=C_{ox}L(W_n+W_p)=5\cdot0{,}25\cdot(0{,}25+0{,}606)=1{,}07\ \mathrm{fF}$, $C_{int,ref}=1{,}71\ \mathrm{fF}$, $\gamma=1{,}6$, $t_{p0}=15{,}4\ \mathrm{ps}$. Per un carico $C_L=68{,}5\ \mathrm{fF}$ ($F=64$): $N=1$: $630\ \mathrm{ps}$; $N=2$ ($f=8$): $184\ \mathrm{ps}$; $N=3$ ($f=4$): $161\ \mathrm{ps}$; $N=4$ ($f=2{,}83$): $170\ \mathrm{ps}$; $N=5$: $187\ \mathrm{ps}$. Il minimo è a $N=3$, con $f=4$, e il dimensionamento è $Z_n=1,4,16$ (e $Z_p=2{,}42,\,9{,}7,\,38{,}8$): ogni inverter è quattro volte il precedente.

Parità degli stadi. Un numero pari di inverter non inverte il segnale, un numero dispari lo inverte: se serve la stessa polarità e l'ottimo è un numero dispari si sceglie $N$ pari vicino (di solito $N=4$ nell'esempio).

Altri vincoli

Altri requisiti possono alterare l'ottimo: la capacità di ingresso massima concessa alla porta che pilota il buffer, la minima potenza o area, il numero di stadi imposto dalla polarità. Il metodo è lo stesso: si fissa $N$ e si ripartisce il fan-out totale in parti uguali.

Ring oscillator

Collegando l'uscita di una catena di $N$ inverter al suo ingresso si ottiene un oscillatore ad anello. Perché oscilli servono un numero dispari di stadi (inversione totale: con un numero pari l'anello ha due stati stabili e memorizza un bit, come i due inverter di un latch: Latch, registri e parametri temporaliUn circuito sequenziale ha uno stato memorizzato in due modi: retroazione positiva (due inverter in anello, bistabile, i latch statici) o immagazzinamento di carica (circuiti dinamici). Un latch è sensibile al livello del clock (trasparente quando il clock è attivo, memorizza quando non lo è), un registro (flip-flop) è sensibile al fronte e si realizza con due latch sulle fasi opposte (master-slave). Il latch SR a porte NOR/NAND non ammette la combinazione S = R = 1 perché passando da lì alla memoria lo stato finale è imprevedibile. Parametri temporali del registro: ritardo clock-uscita t_c-q, tempo di setup t_su (dato stabile prima del fronte), tempo di hold t_hold (dato stabile dopo il fronte). Periodo minimo: T_min = t_c-q + t_p,logic(max) + t_su; vincolo di hold: t_cd,reg + t_cd,logic > t_hold. La pipeline spezza la logica con registri per aumentare la frequenza (a spese della latenza).Latch, registri e parametri temporali →) e almeno tre stadi: ogni stadio è un sistema del primo ordine, che sfasa al massimo di $90^\circ$, e per ottenere $180^\circ$ di sfasamento complessivo con guadagno maggiore di $1$ servono almeno tre stadi ($60^\circ$ ciascuno); con un solo inverter in retroazione l'uscita si ferma in $V_M$ (il punto instabile della VTC) senza oscillare. Il periodo è $T=2N\,t_p$ (il segnale deve attraversare l'anello due volte, una per la salita e una per la discesa di ogni nodo): con $N=3$ e $t_p=100\ \mathrm{ps}$, $T=600\ \mathrm{ps}$ e $f=1{,}67\ \mathrm{GHz}$. L'anello è usato per misurare $t_p$ di una tecnologia.

Errori comuni

• Usare $N=2$ come minimo per l'oscillazione: serve $N$ dispari, quindi $N=3$.
• Sbagliare $f$: $f^N=F$ ($F=C_L/C_{in}$, rapporto totale), non $f=F/N$.
• Dimensionare gli stadi in progressione aritmetica: devono essere in progressione geometrica.
• Dimenticare di verificare la parità: un buffer deve avere $N$ pari se non si vuole invertire il segnale.