Logica a pass-transistor e gate di trasmissione

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Nella CMOS complementare (Porte logiche CMOS - struttura statica complementare e dimensionamento) gli ingressi comandano solo i gate e le sorgenti sono $V_{DD}$ e massa. Nella logica a pass-transistor gli ingressi comandano anche i terminali di conduzione: una rete di interruttori trasmette direttamente un segnale di ingresso (o una costante) all'uscita. Caratteristiche:

servono $N$ transistor per $N$ ingressi (circa la metà della CMOS complementare);
consumo statico nullo (nessun cammino fisso tra $V_{DD}$ e massa);
per alcune funzioni (AND, OR, XOR, multiplexer) la realizzazione è molto più semplice;
permette di realizzare funzioni non invertenti, ma l'uscita non è rigenerata: ogni passaggio degrada il segnale e non c'è un guadagno che lo ripristini.

Livelli trasmessi da n-MOS e p-MOS

Formula (livello alto trasmesso da un pass-transistor n-MOS). Un n-MOS con il gate a $V_{DD}$ trasmette bene il livello basso: porta il nodo di uscita a $0$ perché $V_{GS}=V_{DD}>V_{Tn}$ finché il nodo scende. Trasmette invece male il livello alto: se l'ingresso è $V_{DD}$ l'uscita sale finché $V_{GS}=V_{DD}-V_{out}$ scende fino a $V_{Tn}$ , quindi si ferma a $V_{OH}=V_{DD}-V_{Tn},$

Esempio. Con $V_{DD} = 2{,}5\ \mathrm V$ e una soglia $V_T \simeq 0{,}71\ \mathrm V$ (con effetto body) l'uscita alta è $2{,}5 - 0{,}71 = 1{,}79\ \mathrm V$ .

dove $V_{Tn}$ include l'effetto body perché il source (l'uscita) è a tensione alta ( $V_{SB}=V_{out}$ ) e quindi la soglia è maggiore di quella nominale (Il transistor MOS come interruttore - soglia, caratteristiche e capacità). Esempio ( $V_{DD}=2{,}5\ \mathrm V$ , $V_{T0}=0{,}4\ \mathrm V$ , $\gamma=0{,}4\ \mathrm V^{1/2}$ , $2\Phi_F=0{,}6\ \mathrm V$ ): si risolve $V_{out}=V_{DD}-V_T(V_{out})$ con $V_T=0{,}4+0{,}4(\sqrt{0{,}6+V_{out}}-\sqrt{0{,}6})$ : $V_{out}=1{,}79\ \mathrm V$ , $V_T=0{,}71\ \mathrm V$ (non $2{,}1\ \mathrm V$ ). Il p-MOS fa il contrario: trasmette bene l' $1$ ( $V_{DD}$ ) e male lo $0$ (si ferma a $\lvert V_{Tp}\rvert$ , con effetto body, perché il bulk è a $V_{DD}$ ).

Casi da ricordare:

Serie di n-MOS con i gate tutti a $V_G$ e ingresso $V_{DD}$ : l'uscita è $V_G-V_{Tn}$ (per $V_G=V_{DD}$ : $V_{DD}-V_{Tn}$ ). Aggiungere transistor in serie con lo stesso gate non degrada ulteriormente il livello: ogni transistor si ferma allo stesso valore. (In un tema con $V_{Tn}<V_G<V_{DD}$ la risposta esatta è $V_G-V_{Tn}$ , minore di $V_{DD}-V_{Tn}$ ; l'opzione $V_{DD}-V_{Tn}$ vale se $V_G=V_{DD}$ .)
n-MOS e p-MOS in serie (non in parallelo) tra $V_{in}$ e $V_{out}$ , con i gate $G$ (n) e nG (p) che commutano da $0$ a $V_{DD}$ e viceversa: l'uscita alta è limitata dall'n-MOS, quella bassa dal p-MOS: $V_{OH}=V_{DD}-V_{Tn}$ e $V_{OL}=\lvert V_{Tp}\rvert=-V_{Tp}$ (con $V_{Tn}=-V_{Tp}$ e $V_{in}$ che va da $0$ a $V_{DD}$ ).
Una rete di soli n-MOS che pilota un inverter: l'ingresso alto dell'inverter vale $V_{DD}-V_{Tn}<V_{DD}$ , quindi il p-MOS dell'inverter non è del tutto spento e conduce una corrente di regime: consumo statico e uscita bassa dell'inverter non nulla ma di alcune decine di millivolt. Soluzioni: transistor di ripristino (level restorer) in retroazione, oppure gate di trasmissione.

Gate di trasmissione

La gate di trasmissione (transmission gate) è un n-MOS e un p-MOS in parallelo pilotati da segnali complementari: $G$ al gate dell'n-MOS e $\overline G$ (nG) al gate del p-MOS. Quando $G=V_{DD}$ sono entrambi accesi; quando $G=0$ entrambi spenti. Trasmette bene sia gli $0$ (l'n-MOS) sia gli $1$ (il p-MOS): nell'intervallo $0\ldots V_{DD}$ almeno uno dei due è in conduzione. La resistenza equivalente è il parallelo $R_n\parallel R_p$ , che resta quasi costante al variare di $V_{out}$ , perché dove $R_n$ cresce (uscita alta) $R_p$ cala e viceversa. Il prezzo: due transistor, due segnali di controllo ( $G$ e $\overline G$ ) e capacità maggiori al nodo di uscita.

Capacità: un'AND a pass-transistor n-MOS con $C_g=C_d=C_s=1\ \mathrm{fF}$ che pilota un carico esterno di $5\ \mathrm{fF}$ ha al nodo di uscita due capacità di drain/source (i due transistor $\to$ $2\ \mathrm{fF}$ ) più il carico: $7\ \mathrm{fF}$ . Sostituendo i pass-transistor con gate di trasmissione con un p-MOS uguale all'n-MOS, si aggiungono altri due drain/source: $9\ \mathrm{fF}$ .

Porte a pass-transistor

AND ( $F=AB$ ): un n-MOS con gate $B$ trasmette $A$ all'uscita; un secondo n-MOS con gate $\overline B$ trasmette lo $0$ (ingresso $B$ , che vale $0$ quando $\overline B=1$ ): $B=1\Rightarrow F=A$ ; $B=0\Rightarrow F=B=0$ . Sono due transistor (contro i sei della AND CMOS: NAND più inverter).
Multiplexer ( $F=\overline S\,X+S\,Y$ , oppure con ruoli scambiati): due pass-transistor (o gate di trasmissione) con gate $S$ e $\overline S$ che selezionano l'ingresso $X$ o $Y$ . Lettura delle funzioni da schema: se il transistor con gate $C$ passa $Y$ e quello con gate $\overline C$ passa $X$ allora $F=C\,Y+\overline C\,X$ .
XOR ( $F=A\oplus B$ ) a gate di trasmissione: una gate di trasmissione che passa $A$ quando $B=0$ e un'altra che passa $\overline A$ quando $B=1$ (ciascuna comandata da $B$ e $\overline B$ ): serve anche $\overline A$ .
Una rete di p-MOS come pass-transistor funziona da selettore con i livelli invertiti nei gate: due p-MOS pilotati da $B$ e $\overline B$ che passano $A$ e $B$ realizzano $A\cdot B$ (con livello basso degradato a $\lvert V_{Tp}\rvert$ ); più reti in cascata danno funzioni come $F=C\oplus(A\cdot B)$ (Esercizio 2 · pass-transistor a p-MOS, livelli degradati e ripristino con n-MOS di retroazione (tema d'esame giugno 2025)).
Reti più ampie, come un decoder di colonna ad albero (Memorie a semiconduttore - struttura a matrice, decoder e ROM) o una matrice di n-MOS a quattro vie (Esercizio 6 · rete di pass-transistor n-MOS a quattro vie, funzione, livelli e ritardo (tema d'esame luglio 2025)), sono costruite con questi blocchi.

Ritardo di una catena di pass-transistor

Formula (ritardo di Elmore di una catena di pass-transistor). Una catena di $n$ pass-transistor equivale a una scala RC: $n$ resistenze $R_{eq}$ in serie, con una capacità $C$ (somma di source, drain) per nodo. Il ritardo di Elmore (peso $k$ per la capacità del nodo $k$ , perché vede $k$ resistenze: Porte logiche CMOS - ritardo di Elmore, fan-in e consumo) è $t_p=0{,}69\,R_{eq}C\,\big(1+2+\dots+n\big)=0{,}69\,R_{eq}C\,\frac{n(n+1)}2\ \propto n^2.$

Esempio. Con $R_{eq}C = 10\ \mathrm{ps}$ e $n = 16$ : $t_p = 0{,}69 \cdot 10\ \mathrm{ps} \cdot \frac{16 \cdot 17}{2} \approx 938\ \mathrm{ps}$ .

Formula (buffer in una catena di pass-transistor: m ottimo). Il ritardo cresce col quadrato del numero di stadi. Per ridurlo si inseriscono buffer (inverter, che rigenerano il livello e interrompono la scala) ogni $m$ pass-transistor: $t_p=\frac nm\cdot0{,}69\,R_{eq}C\,\frac{m(m+1)}2+\Big(\frac nm-1\Big)t_{buf}\ \approx\ n\Big(0{,}345\,mR_{eq}C+\frac{t_{buf}}m\Big),$ con minimo per $m_{opt}=\sqrt{\frac{t_{buf}}{0{,}345\,R_{eq}C}}\approx1{,}7\sqrt{\frac{t_{buf}}{R_{eq}C}}.$

Esempio: $n=16$ , $R_{eq}=5\ \mathrm{k\Omega}$ , $C=2\ \mathrm{fF}$ ( $R_{eq}C=10\ \mathrm{ps}$ ), $t_{buf}=50\ \mathrm{ps}$ . Senza buffer $t_p=0{,}69\cdot10\ \mathrm{ps}\cdot136=938\ \mathrm{ps}$ ; con un buffer ogni $m$ stadi: $m=2$ : $516\ \mathrm{ps}$ ; $m=3$ : $437\ \mathrm{ps}$ ; $m=4$ : $426\ \mathrm{ps}$ ; $m=6$ : $470\ \mathrm{ps}$ ; $m_{opt}=1{,}7\sqrt5=3{,}8$ . Il buffer è utile anche perché ripristina il livello degradato: perciò inserire buffer in una lunga catena di pass-transistor serve a ripristinare i livelli logici e a ridurre il ritardo complessivo.

Errori comuni

Dire che il pass-transistor n-MOS trasmette bene l' $1$ : trasmette bene lo $0$ .
Dimenticare l'effetto body nel calcolo di $V_{DD}-V_{Tn}$ : la soglia è più alta di $V_{T0}$ .
Scambiare serie e parallelo nella gate di trasmissione: sono in parallelo.
Collegare un'uscita degradata a un inverter e non considerare il consumo statico.
Usare $t_p\propto n$ per la catena: è proporzionale a $n^2$ .

Versione ripasso

Idea: una rete di interruttori pilotati dagli ingressi, che li comandano anche ai terminali di source e drain: $N$ transistor per $N$ ingressi, consumo statico nullo, AND, MUX e XOR molto semplici. Non c'è rigenerazione: l'uscita si degrada (Porte logiche CMOS - struttura statica complementare e dimensionamento per il confronto).
Livello alto da un n-MOS: con gate a $V_{DD}$ l'uscita si ferma a $V_{OH}=V_{DD}-V_{Tn}$ , con $V_{Tn}$ che include l'effetto body. Esempio: $V_{DD}=2{,}5$ V, $V_{T0}=0{,}4$ V, $\gamma=0{,}4$ V $^{1/2}$ , $2\Phi_F=0{,}6$ V: risolvendo $V_{out}=V_{DD}-V_T(V_{out})$ si ha $V_{out}=1{,}79$ V e $V_T=0{,}71$ V (non $2{,}1$ V). Il p-MOS trasmette bene l' $1$ e male lo $0$ , che si ferma a $\lvert V_{Tp}\rvert$ .
Casi da ricordare: serie di n-MOS con gate $V_G$ e ingresso $V_{DD}$ : uscita $V_G-V_{Tn}$ , senza ulteriore degrado; n-MOS e p-MOS in serie tra $V_{in}$ e $V_{out}$ : $V_{OH}=V_{DD}-V_{Tn}$ , $V_{OL}=\lvert V_{Tp}\rvert$ . Una rete di soli n-MOS che pilota un inverter lascia il p-MOS dell'inverter non del tutto spento: consumo statico e uscita bassa di decine di millivolt; rimedi: un level restorer in retroazione o un gate di trasmissione.
Gate di trasmissione: n-MOS e p-MOS in parallelo con segnali complementari $G$ e $\overline G$ . Trasmette bene sia $0$ sia $1$ e la resistenza $R_n\parallel R_p$ resta quasi costante al variare di $V_{out}$ . Costo: due transistor e capacità maggiori. Esempio: un'AND a pass-transistor n-MOS con $C_g=C_d=C_s=1$ fF e carico $5$ fF ha $2$ fF di drain/source più il carico, cioè $7$ fF; con gate di trasmissione $9$ fF.
Porte: AND $F=AB$ con un n-MOS (gate $B$ ) che passa $A$ e uno (gate $\overline B$ ) che passa $0$ ; MUX $F=\overline S X+S Y$ con due pass-transistor; XOR con due gate di trasmissione comandate da $B$ e $\overline B$ che passano $A$ e $\overline A$ (serve anche $\overline A$ ). Con p-MOS in serie i livelli sono invertiti: $A\cdot B$ con livello basso degradato a $\lvert V_{Tp}\rvert$ (Esercizio 2 · pass-transistor a p-MOS, livelli degradati e ripristino con n-MOS di retroazione (tema d'esame giugno 2025)).
Reti più ampie: un decoder di colonna ad albero (Memorie a semiconduttore - struttura a matrice, decoder e ROM) o una matrice di n-MOS a quattro vie (Esercizio 6 · rete di pass-transistor n-MOS a quattro vie, funzione, livelli e ritardo (tema d'esame luglio 2025)).
Catena di $n$ pass-transistor: scala RC con ritardo di Elmore $t_p=0{,}69\,R_{eq}C\,\dfrac{n(n+1)}{2}\propto n^2$ . Esempio: $R_{eq}C=10$ ps, $n=16$ : $938$ ps.
Buffer ogni $m$ stadi: $m_{opt}=\sqrt{\dfrac{t_{buf}}{0{,}345\,R_{eq}C}}\approx1{,}7\sqrt{\dfrac{t_{buf}}{R_{eq}C}}$ . Con $n=16$ , $R_{eq}=5$ k $\Omega$ , $C=2$ fF, $t_{buf}=50$ ps: $938$ ps senza buffer, $516$ ps con $m=2$ , $437$ con $m=3$ , $426$ con $m=4$ , $470$ con $m=6$ ; $m_{opt}=3{,}8$ . Il buffer rigenera anche il livello degradato.
Errori: dire che l'n-MOS trasmette bene l' $1$ (trasmette bene lo $0$ ); dimenticare l'effetto body in $V_{DD}-V_{Tn}$ ; mettere in serie invece che in parallelo i due transistor della gate di trasmissione; collegare un'uscita degradata a un inverter senza considerare il consumo statico; usare $t_p\propto n$ invece di $n^2$ .