Porte CMOS e parametri tecnologici dei circuiti integrati

Finora le porte logiche sono state simboli con un comportamento ideale. Qui si guarda come sono fatte nei circuiti integrati e quali parametri ne limitano le prestazioni. È un cenno rapido: i dettagli dei dispositivi sono nei corsi di elettronica.

Circuito integrato e tecnologia CMOS

Un circuito integrato (IC) è un sottile rettangolo di silicio monocristallino (chip) su cui sono costruiti porte, flip-flop, memorie, albero del clock, linee di alimentazione, interconnessi tra loro; il chip è montato su un package con decine o centinaia di pin. Le caratteristiche sono nel datasheet del produttore. Il primo IC è del 1958 (Jack Kilby, Texas Instruments).

I circuiti digitali sono quasi sempre realizzati in tecnologia CMOS (Complementary Metal Oxide Semiconductor), introdotta negli anni Sessanta e dominante dagli anni Ottanta. Il componente di base è il MOSFET (Metal Oxide Semiconductor Field Effect Transistor), su wafer di silicio, in due tipi, nMOS e pMOS, con terminali gate (G), source (S) e drain (D). Un nMOS conduce se $V_{GS}>V_{Tn}$ (con $V_{Tn}>0$), un pMOS se $V_{GS}<V_{Tp}$ (con $V_{Tp}<0$).

Legge (di Moore). La legge di Moore descrive la crescita esponenziale del numero di transistor per chip (circa un raddoppio ogni due anni), che ha reso possibili microprocessori da miliardi di transistor.

Esempio. Con un raddoppio ogni $2$ anni, in $10$ anni i transistor per chip diventano $2^{10/2}=32$ volte.

Modello a interruttore

Definizione (modello a interruttore dei MOSFET). Nella trattazione semplificata i MOSFET sono interruttori controllati dal valore logico al gate: se l'interruttore è aperto (OFF) non passa segnale tra source e drain, se è chiuso (ON) passa. Si ignora la fisica del dispositivo e si cattura solo il comportamento logico.

transistor	gate $=0$	gate $=1$
nMOS	OFF (aperto)	ON (chiuso)
pMOS	ON (chiuso)	OFF (aperto)

Esempio. Con gate $=1$ l'nMOS è ON e il pMOS è OFF; con gate $=0$ l'nMOS è OFF e il pMOS è ON.

Porte CMOS statiche

Inverter. Un pMOS tra $V_{dd}$ e l'uscita e un nMOS tra l'uscita e massa, con i gate collegati all'ingresso $A$:

• $A=0$: pMOS ON, nMOS OFF $\Rightarrow$ $Q=1$ (collegata a $V_{dd}$);
• $A=1$: nMOS ON, pMOS OFF $\Rightarrow$ $Q=0$ (collegata a massa).

Definizione (porta CMOS statica: pull-up e pull-down). Porta generica. È formata da un pull-up network (PUN), fatto di soli pMOS, tra $V_{dd}$ e l'uscita, e da un pull-down network (PDN), fatto di soli nMOS, tra l'uscita e massa. PUN e PDN sono duali: per ogni combinazione degli ingressi uno è ON e l'altro è OFF:

• PUN ON, PDN OFF $\Rightarrow$ uscita $=1$;
• PUN OFF, PDN ON $\Rightarrow$ uscita $=0$.

Esempio. Inverter: con $A=0$ il pMOS è ON e l'nMOS è OFF, quindi $Q=1$; con $A=1$ il pMOS è OFF e l'nMOS è ON, quindi $Q=0$.

L'uscita oscilla tra $V_{dd}$ e $0$ (voltage swing $V_{dd}-V_{ss}=V_{dd}$ con $V_{ss}=0$): l'ampia escursione dà margini di rumore elevati (Sistemi digitali, segnali binari e livelli di astrazioneUn sistema digitale elabora grandezze discrete; quello binario le codifica con due soli livelli (0 e 1), associati a due intervalli di tensione con ingresso più largo dell'uscita (margine di rumore, proprietà rigenerativa). Precisione = numero di bit, non ampiezza della tensione. Il calcolatore ha memoria, CPU (unità di controllo + datapath) e I/O. La progettazione procede per livelli di astrazione, dal transistor all'algoritmo; il corso copre i livelli intermedi (porte, trasferimento tra registri, microarchitettura), con descrizioni in VHDL.Sistemi digitali, segnali binari e livelli di astrazione →). I due reticoli non sono mai accesi insieme in condizioni stabili: quindi non scorre corrente continua dall'alimentazione a massa, e il consumo statico è minimo.

Proprietà (NAND e NOR CMOS a 2 ingressi). NAND a 2 ingressi. PDN: due nMOS in serie (la serie conduce solo se $A=1$ e $B=1$); PUN: due pMOS in parallelo (conduce se $A=0$ o $B=0$). NOR a 2 ingressi, duale: PDN con due nMOS in parallelo; PUN con due pMOS in serie. Con ingressi $A,B$:

$A$	$B$	NAND: pMOS ON	NAND: nMOS ON	NAND: $Q$	NOR: pMOS ON	NOR: nMOS ON	NOR: $Q$
0	0	2	0	1	2	0	1
0	1	1	1	1	1	1	0
1	0	1	1	1	1	1	0
1	1	0	2	0	0	2	0

Esempio. NAND con $A=B=1$: la serie degli nMOS è chiusa e il parallelo dei pMOS è aperto, quindi $Q=0$.

(Per la NAND, con $A=B=1$ la serie degli nMOS è chiusa e il parallelo dei pMOS aperto: $Q=0$. Per la NOR, con un solo ingresso a 1 la serie dei pMOS è aperta e il parallelo degli nMOS chiuso: $Q=0$.)

Formula (numero di transistor di una porta). Una porta NAND o NOR a $n$ ingressi ha $2n$ transistor ($n$ pMOS e $n$ nMOS); un inverter ne ha 2; una AND ($=$ NAND $+$ inverter) ne ha $2n+2$. Per questo le AND e le OR costano più delle NAND e NOR, che sono anche più veloci, e i circuiti si realizzano di solito con NAND/NOR (Progettazione di una rete combinatoria - approccio gerarchico e porte NAND-NORUna rete combinatoria ha uscite che dipendono solo dagli ingressi presenti (nessuna memoria, nessuna retroazione); una sequenziale dipende anche dalla storia (stato, memoria, feedback). Progetto: specifiche, tabella di verità, funzione a costo minimo, diagramma logico, verifica. Con molti ingressi si usa l'approccio gerarchico (blocchi e sottoblocchi riusabili; regolarità). Blocchi base: funzioni di una variabile, vettori, enabling. Mappatura tecnologica: in CMOS NAND e NOR sono più compatte, quindi SOP $\to$ NAND-NAND e POS $\to$ NOR-NOR.Progettazione di una rete combinatoria - approccio gerarchico e porte NAND-NOR →).

Esempio d'esame. NAND CMOS a 3 ingressi con $A=0,B=0,C=1$: sono accesi i pMOS con gate 0 (quelli di $A$ e $B$: 2) e gli nMOS con gate 1 (quello di $C$: 1); poiché la serie degli nMOS non conduce (manca $A$ e $B$), il PDN è aperto, il PUN (parallelo) è chiuso: $Q=1$. Risposta: 2 pMOS e 1 nMOS accesi. In una NAND a 2 ingressi i pMOS sono 2.

Parametri tecnologici

• Fan-in: numero di ingressi di una porta. In circuiti ad alta velocità il fan-in massimo è tipicamente 5; per più ingressi si usano più porte connesse ad albero. Esempio: un AND a 8 ingressi si ottiene con due NAND a 4 ingressi seguite da una NOR a 2 ingressi, $\mathrm{AND}_8=\overline{\overline{x_1x_2x_3x_4}+\overline{x_5x_6x_7x_8}}$.
• Fan-out: numero di porte collegabili all'uscita di una porta senza degradarne le prestazioni (ritardo). Si misura in carichi standard: un inverter di dimensioni minime è un carico unitario; se una porta pilota $6$ inverter minimi ha fan-out 6.
• Margine di rumore (V): massima intensità di rumore esterno sovrapposto all'ingresso che non provoca un cambiamento indesiderato dell'uscita.
• Ritardo di propagazione (s): tempo che il cambiamento di un segnale impiega a propagarsi dall'ingresso all'uscita ($t_{pHL}$ per $1\to0$, $t_{pLH}$ per $0\to1$). La velocità massima (frequenza di clock) di un circuito sincrono è inversamente proporzionale alla somma dei ritardi nel caso peggiore, cioè dipende dal cammino più lento (Temporizzazione dei flip-flop - setup, hold e frequenza massima di clockUn flip-flop memorizza il dato corretto solo se l'ingresso è stabile per $t_s$ (setup) prima e $t_h$ (hold) dopo il fronte di clock; l'uscita cambia dopo il tempo di propagazione $t_{pd,FF}$ dal fronte. In un circuito sincrono il periodo deve soddisfare $T\ge t_{pd,FF}+t_{COMB}+t_{s,FF}+t_{slack}$, quindi $f_{max}=1/T_{min}$; abbassare la frequenza risolve le violazioni di setup. Il vincolo di hold $t_{pd,FF,min}+t_{COMB,min}\ge t_h$ non dipende dal clock (e non si risolve rallentandolo). Il clock skew modifica i vincoli.Temporizzazione dei flip-flop - setup, hold e frequenza massima di clock →).
• Dissipazione di potenza (W): potenza consumata; diventa calore e fissa un limite alla temperatura di esercizio; nei sistemi a batteria determina la durata. Nel CMOS la potenza dinamica cresce con la frequenza e con il quadrato della tensione di alimentazione ($P\approx\alpha CV_{dd}^2f$).

Costo di un circuito integrato

Il costo di una porta è il contributo che dà al costo del chip, proporzionale all'area di silicio occupata, quindi al numero e alla dimensione dei transistor e delle connessioni; dipende anche dal nodo tecnologico. I costi di progettazione di un IC si dividono in:

• costi non ricorrenti (NRE, Non Recurring Engineering): una tantum (progettazione, verifica, test, maschere); si ammortizzano con grandi volumi di produzione;
• costi di produzione: sostenuti per ogni wafer (materiali, manodopera, energia).

A piccoli volumi dominano i costi NRE. Il costo per transistor continua a scendere con i nuovi nodi tecnologici.

Errori comuni

• Dimenticare la logica invertente del pMOS (acceso con gate a 0).
• Scambiare serie e parallelo tra NAND e NOR: NAND = nMOS in serie, NOR = nMOS in parallelo.
• Contare $n$ transistor per una NAND a $n$ ingressi (sono $2n$).
• Dire che PUN e PDN sono entrambi accesi: sono sempre complementari.
• Confondere fan-in (ingressi della porta) con fan-out (porte pilotate).